74LS273是8位数据/地址锁存器，它是一种带清除功能的8D触发器。
（1）1脚是复位/MR，低电平有效，当1脚是低电平时，输出脚2（Q0）、5（Q1）、6（Q2）、9（Q3）、12（Q4）、15（Q5）、16（Q6）、19（Q7）全部输出0，即全部复位。
（2）当1脚为高电平时，11（CP）脚是锁存控制端，并且是上升沿触发锁存，当11脚有一个上升沿，立即锁存输入脚3、4、7、8、13、14、17、18的电平状态，并且立即呈现在在输出脚2（Q0）、5（Q1）、6（Q2）、9（Q3）、12（Q4）、15（Q5）、16（Q6）、19（Q7）上。
（3）74ls273其它管脚功能：1D～8D为数据输入端，1Q～8Q为数据输出端，正脉冲触发，低电平清除，常用作8位地址锁存器。
1脚是复位端，11脚是时钟（脉冲）输入端;当1脚为L电平时，无论有无脉冲，数据端（D端）是H或L电平，输出端（Q端）都为L电平;仅当1脚为高电平（H）时，“D”端的数据在脉冲的上升期间被传送到“Q”端.
含有单向输出的8个触发器
缓冲的时钟输入和直接的清零输入
每个触发器均有单独的数据输入
可用于：缓冲/存放寄存器；移位寄存器和图案发生器
用74LS273输出数据
89C51及74LS273、74LS244组成的单片机系统功能实现
（1）编写显示程序，显示“123456”。
（2）编写主程序，功能为：当有键按下（0~7号）时，都显示键号； 无键按下，保持原有显示状态。
下图采用74LS273实现端口扩展，P2.1与WR信号组成锁存信号，具体电路连接如图所示。
数据接收电路就是要在正确的时序上将所需的数据进行提取，还要实现将电路工作状态传送回总线，以便总线决定是否发送下组数据的功能。由于PC104总线最高支持约8 MHz的时钟频率，而受控设备所需的2FSK信号频率为几千赫兹，因此这里只用8位数据总线就完全能够满足要求。
总线接收电路如图2所示。其中SD0～SD9，SA0～SA9是从总线发来的数据、地址信号，SELO～SEL3为分路选择信号，ANSWER0～ANSWER3为FPGA的状态返回信号，由于总线速度要比2FSK输出速度高得多，因此，总线要对FPGA数据缓存器是否为空进行查询，当FPGA没有完成数据转换时，总线要等下个周期，直到状态返回信号显示FPGA内部为空时，总线才可以发送下组数据到FPGA。74LS273负责将每路的数据分别进行锁存，4路数据共使用4个。OUT1D0～D7为第一路8位数据输出，LOCK0为其控制信号，表示数据的更新。
数据接收电路
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