高速接口JESD204B的灵敏放大器设计

随着通信技术的不断发展，信息处理速度逐渐提高，数据的吞吐量也越来越大，而高速接口协议JESD204B则很好地解决了相关问题。

也可以称为带时钟控制的比较器，因其具有检测小摆幅信号并将其快速放大为全摆幅逻辑信号的功能，被广泛用于各种数字及模拟电路中，例如存储器、数据接收器等。本文设计的灵敏放大器是高速接口JESD204B模数转换模块。对于灵敏放大器的设计，需要考虑失调、速度、功耗等相关性能指标。因为光刻技术和随机掺杂波动在纳米器件制造时会引起工艺偏差^[1]，导致相同器件之间出现参数失配，影响电路性能。可从结构上进行优化，从而改善失调电压^[2-3]；为了提升速度，可通过多相位预充^[4]或者采用预充电模式^[5]进行改善；为了降低功耗，可对时序控制电路进行优化^[6]；虽说灵敏放大器的性能在不断地优化，但纳米级晶体管给CMOS电路的设计带来了一定的影响^[7]，因此针对此方面的研究还有待进一步深入。

本文基于UMC 28 nm CMOS工艺，在低电源电压和高时钟信号频率下，结合相关的电路性能指标，设计了一种采用两级预放大结构以及AB类锁存器电路的灵敏放大器，各项性能有所改善。

1 灵敏放大器的设计

1.1 灵敏放大器整体架构

本文设计的灵敏放大器电路，整体框架如图1所示。电路由前置放大电路、CMOS锁存电路以及SR锁存器电路构成。电路通过时钟信号CLK控制，当CLK为高电平时电路进入复位阶段，当CLK为低电平时电路进入放大阶段。

1.2 前置放大电路

灵敏放大器最为重要的性能指标便是失调电压ΔV，可定义为^[8]：

其中V_OH为输出高电平；V_OL为输出低电平；A_v为增益。根据式(1)，在输出信号电压差恒定时，失调电压与增益成反比。因此将放大器设置为两级。第一级预放大电路如图2所示，是一个基本的差分放大电路。

在基本差分放大电路的基础上添加具有隔离作用的M4、M5，以此降低输入端与输出端之间的耦合。由于电路的输入为差分对，因此如何降低器件的失配显得尤为重要。为此可采用长沟道的晶体管作为输入对管来解决此问题，并且具有以下两个好处：

其中t_ox为管子栅氧层厚度、W为管子沟道宽度、L为管子沟道长度。根据式(2)，晶体管的分散度与晶体管面积的平方根成反比。因此可增大管子面积以降低分散度，从而提升管子的匹配度。

其二，改善电路跨导，提高增益。跨导g_m与晶体管的增益因子β、栅源电压V_GS以及晶体管的阈值电压V_TH有关，即g_m～β(V_GS-V_TH)，增大L导致β增加，从而有效改善跨导，提高电路增益。

由于低电源电压，使得输出摆幅的余度不足。为此调整M2到M5的尺寸，达到降低晶体管漏源电压的目的，从而改善输出摆幅。

第二级预放大电路如图3所示。本级尾电流晶体管M10的栅极与时钟信号相连，因此当时钟信号CLK为低时，M10处于截止状态，减少了一路电流偏置，从而降低电路的静态功耗。同时输入对管依旧采用长沟道晶体管，进一步降低失配的影响。

1.3 CMOS锁存电路

本文所述的CMOS锁存电路结构如图4所示。在AB类锁存器电路的基础上增添了两个由时钟信号控制的预放电管M15、M18和开关管M19、M20、M21。当CLK为低电平时，M16、M17与M22、M23分别交叉连接形成正反馈单元，此时灵敏放大器对输入信号进行放大。当CLK为高电平时，开关管M21导通，将输入端调节到平衡状态；开关管M19、M20关断，导致本级输入端对地的直流通路关断；预放电管M15、M18导通，将节点a、b处的电压强行拉至低电平，不仅减小了电路的静态功耗，而且平衡了复位阶段输入到下一级SR触发器的两个逻辑电平，削弱了CMOS锁存电路的存储效应，减小了迟滞，同时也减小了过驱动电压的恢复时间，从而降低了灵敏放大器的传输延时。

1.4 灵敏放大器输出级

输出级一般为功能器件，这样可以为负载提供更稳定的信号。通过本级电路不仅能够加强信号的强度，也对整体电路有保护作用^[9]。因此本文采用SR锁存器作为输出级。

2 电路仿真及版图设计

所设计电路采用UMC 28 nm CMOS工艺，并且利用Cadence软件进行电路仿真。

2.1 电路的功能仿真

输入信号vinn和vinp均为正弦信号。电路的基本功能为：当输入信号vinn大于vinp时，输出信号voutn为低电平，voutp为高电平；反之亦然。仿真结果如图5所示。

2.2 失调电压与传输延时仿真

电路的失调电压和传输延时仿真结果如图6和图7所示。从图6可知，当时钟频率为5 GHz时，失调电压为0.2 mV。从图7可知，当时钟频率为10 GHz时，失调电压为0.8 mV。

定义信号的上升延时为t_PLH，下降延时为t_PHL，则灵敏放大器的传输延时为：

图6和图7表明，当时钟频率为5 GHz时，传输延时为50 ps；当时钟频率为10 GHz时，传输延时为42 ps。

2.3 电路的Monte Carlo仿真

在CMOS模拟集成电路设计中，需要重点考虑由工艺变化带来的规格误差^[10]。本文分别对时钟频率为5 GHz、输入信号摆幅为0.4 mV以及时钟频率为10 GHz、输入信号摆幅为0.8 mV进行了100次的Monte Carlo仿真。其中5 GHz的仿真结果如图8所示。

2.4 电路的工艺角仿真

在电路设计中，需要设计者保证器件能在某个可控的范围之内。通常这个范围是以工艺角的形式给出的^[10]。

本文的工艺角设置如下：其一，将电源电压分别设置为0.945 V、1.05 V、1.155 V，每个电源电压下再分别设置仿真温度为-20 ℃、0 ℃、27 ℃、100 ℃，每个温度下再分别添加工艺角tt、ss、ff、snfp、fnsp，最后将时钟频率设置为5 GHz和10 GHz，其中10 GHz的仿真结果如图9所示。

2.5 版图设计

图10为灵敏放大器电路的版图，有效面积为176.88 μm²。由于时钟信号CLK的频率太高，因此在绘制版图时，需将其用地线包住，以免对其他信号造成影响。

2.6 灵敏放大器的性能比较

表1给出了本文设计的灵敏放大器电路与其他文献中同类电路的参数比较。与文献[9]和[12]相比，本文的功耗较大，但是在时钟频率、失调电压、传输延时等方面却较优。综上所述，本文所设计的灵敏放大器电路性能较优。

3 结论

本文提出了一种新型灵敏放大器结构，通过Cadence仿真表明，该结构具有低电源电压、高工作频率、高精度、低延时、低功耗等优点。因而，此电路为JESD204B高速接口的模数转换部分提供了一种可行的方法。

参考文献

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作者信息:

曹 源，张春茗，吕新为

（西安邮电大学 电子工程学院，陕西 西安710121）