利用Quartus设计4位同步二进制加法计数器

http://blog.csdn.net/ys_073/article/details/8195312

一、设计原理

      4位同步二进制加法计数器的工作原理是指当时钟信号clk的上升沿到来时，且复位信号clr低电平有效时，就把计数器的状态清0。

      在clr复位信号无效（即此时高电平有效）的前提下，当clk的上升沿到来时，如果计数器原态是15，计数器回到0态，否则计数器的状态将加1

 二、VHDL源程序

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1. library ieee;  
2. use ieee.std_logic_1164.all;  
3. entity cnt4e is  
4.    port(clk,clr:in std_logic;  
5.   
6.          cout:out std_logic;  
7.          q:buffer integer range 0 to 15);  
8.     end cnt4e;  
9. architecture one of cnt4e is  
10. begin  
11.     process(clk,clr)  
12.     begin  
13.         if clk'event and clk='1'then  
14.             if clr='1'then  
15.                 if q=15 then q<=0;  
16.                     cout<='0';  
17.                 elsif q=14 then q<=q+1;  
18.                     cout<='1';  
19.                     else q<=q+1;  
20.                     end if;  
21.             else q<=0;  
22.                 cout<='0';  
23.             end if;  
24.         end if;  
25.     end process;  
26. end one;  

三、仿真波形图

 

VerilogHDL和一个的编程语言其实也差不多，关键在于首先要了解所搭的电路。不仅仅是纯语言思想，同时动手实践也相当重要。