封装系统正走向大众市场，满足需要更好性能和更低功耗的应用。正如他们所做的那样，正在开发削减成本的新选项，以扩大这种方法作为缩小功能的替代方案的吸引力。
封装系统正走向大众市场，满足需要更好的性能和队列功耗的应用。同时，削减成本的新选择正在开发中，以扩大方法作为缩小功能的替代方案的吸引力。
成本一直是广泛采用2.5D的一大障碍。最初，几乎普遍的抱怨是中介层太贵，这就是为什么大多数早期采用者都处于对价格不敏感的市场，例如服务器和网络交换机芯片。但也有一些不太明显的成本。所有这些封装都需要定制设计，因为没有标准化的方法将各种组件组装到一个封装中，就像它们适合 SoC 一样。而且并不是所有的事情都能无缝地结合在一起，这会增加时间和总体成本，并可能影响产量，从而进一步推高价格。
成本一直是广泛采用 2.5D 的一大障碍。最初，几乎普遍的抱怨是内部太贵，这就是为什么大多数早期采用者都处于对价格不敏感的市场，例如服务器和网络交换机芯片。但也有一些不太明显的成本。所有这些封装都需要定制设计，因为没有标准化的方法将各种组件组装到一个封装中，就像它们适合SoC一样。而且并不是所有的事情都无缝地结合在同时，这会增加时间和总体成本，并可能影响产量，从而进一步推高价格。
不过，成本并不是唯一的障碍。开发这些芯片的公司发现，存在许多不太明显的技术问题，包括从不同的膨胀系数到测试和模拟问题。这就是台积电集成扇出 (InFO) 封装在过去一年中流行的原因。扇出是一种比 2.5D 更简单的异构集成方法。基本上可以将它们在板上更紧密地推在一起，然后进行封装，而不是使用中介层或某种硅桥来设计多个芯片。但有多接近并不总是清楚。不过
，成本并不是唯一的障碍。开发这些芯片的公司发现，存在许多不太明显的技术问题，包括从不同的膨胀系数到测试和模拟问题。这就是台积电集成扇出（InFO）封装在过去一年中流行的原因。扇出是一种比2.5D更简单的不平等集成方法。基本上可以将它们在板上更紧密地推在一起，然后进行封装，而不是使用内部层或某种硅桥来设计多个芯片。但距离并不总是很清楚。
Mentor Graphics的技术营销工程师 John Ferguson 表示：“过去的布线尺寸为 10 到 20 微米，因此在这种几何形状下，您基本上可以忽略芯片的嗡嗡声。” “现在他们的目标是 5 微米，但最终会下降到 1 到 2 微米，这使得这是一个关于不同芯片之间有多少相互作用的问题。”
Mentor Graphics 的技术营销工程师 John Ferguson 表示：“过去的布线尺寸为 10 到 20 微米，因此在这种几何形状下，您基本上可以忽略芯片的嗡嗡声。”“现在他们的目标是 5 微米，但最终会下降到 1 到 2 微米，这就提出了一个问题：不同的芯片之间有多少个响应。”
这种交互可能会随着更高密度扇出而变得更加普遍，这基本上是现有扇出和 2.5D 之间在功率、性能和面积方面的中间先进封装方法。这种响应
可能会随着更高的密度扇出而变得更加普遍，更高的密度扇出基本上是在功耗、性能和方面扩展现有的扇出和 2.5D 之间的中间先进封装方法。
Advanced Semiconductor Engineering (ASE) 高级工程总监 John Hunt 表示：“我们过去常常将扇出视为穷人的 TSV 或中介层，现在它具有约 2 微米线和间距的能力。” 。“我们在一月份推出了高密度扇出，这是 16nm 和 28nm 芯片并排扇出，但它不是带有球的封装，而是带有凸块。然后将其视为芯片，然后将其放置在 BGA（球栅阵列）基板上。这是一个混合解决方案。但使用扇出就无需使用硅通孔中介层。”
Advanced Semiconductor Engineering (ASE) 高级工程总监 John Hunt 表示：“我们过去常将扇出视为穷人的 TSV 或内部层，现在它具有约 2 微米线和尺寸的能力。” 。 “我们在今年推出了高密度扇出，是16nm和28nm芯片并排扇出，但它不是带球的封装，而是带凸块。然后将其视为芯片，然后将其放置在BGA（球栅阵列）主板上上。这是一个混合解决方案。但使用扇出就消耗在层内使用硅通孔。”
Hunt 指出，ASE 目前在工程和开发的不同阶段有 12 种扇出变体。
Hunt指出，ASE目前处于工程和开发的不同阶段有12种扇出变体。
热效应热效应
2.5D 利用高带宽内存和高速互连，使所有事物更加紧密地结合在一起。这样做的同时，也增加了一些需要芯片制造商理解和思考的问题。
2.5D利用高带宽内存和高速互连，使一切更加紧密地结合在一起。这样做的同时，也增加了一些需要芯片制造商理解和思考的问题。
Cadence产品工程架构师 CT Kao 表示：“有些材料的膨胀量比其他材料多或少，而且多层材料以不同的速率膨胀或收缩。” “如果你在晶圆上沉积材料，你可能会看到晶圆向上或向下凸起。包裹也是如此。如果包装中有不同的材料，温度变化可能会导致大问题。如果不匹配，就会导致热应力。我们已经在用于封装芯片的有机聚合物中看到了这一点。它的收缩程度比金属还要大。”
Cadence产品工程架构师CT Kao表示：“有些材料的膨胀量比其他材料大或小，而且梯度材料具有不同的膨胀或收缩速度。” “如果你在晶圆上沉积材料，你可能会看到晶圆向上或新一代增加。包裹也是如此。如果包装有不同的材料，温度变化可能会导致大问题。如果不匹配，就会导致热敏。我们在用于封装芯片的有机消费品中看到了这一点。它的收缩程度比金属还要大。”
第二个问题是翘曲，当有机材料吸收环境中的水分时就会发生翘曲。“我们发现封装和 PCB 之间的焊点存在问题，”Kao 说。“在制造过程中，封装和 PCB 的翘曲程度不同。角球承受的压力更大，也是最糟糕的。这是 ΔT 和热膨胀的函数。还有残余应力，这取决于将封装放在一起的温度。如果采用高温进行回流焊，当时是没有应力的，但随着冷却，应力就会增加。”第二
个问题是翘曲，当有机材料吸收环境中的水分时就会发生翘曲。 “我们发现封装和PCB之间的焊点存在问题，”Kao说。“在制造过程中，封装和PCB的翘曲程度不同。角球承受的压力更大，也是最糟糕的。这就是ΔT和热膨胀的功能。还有残余应力，这取决于将封装放在一起的温度。如果使用高温进行回流焊接，当时是没有压力的，但随着温度的降低，压力增加。
最坏的情况是由于不同的材料
导致封装内部出现芯片裂纹，这可能导致芯片故障。最坏的情况是由于不同的材料导致封装内部出现芯片裂纹，这可能导致芯片故障。
这里还需要考虑一些常见的问题，例如寄生效应。“随着封装变热，寄生效应会发生变化，”Mentor 的 Ferguson 说道。“电阻率随温度变化。当您将所有东西都放入一个封装中时，您可以更改散热器的路径。我们需要了解温度对芯片的影响。我们确实知道先进工艺节点的芯片对压力很敏感。这对晶体管本身有何影响尚不清楚。所有这一切都有很多问题。多准确才算足够准确，合适的使用模式是什么？”
这里还需要考虑一些常见的问题，例如寄生效应。“随着封装变热，寄生效应会发生变化，”Mentor的Ferguson说道。“电阻率随温度变化。当您将所有东西都放入一个封装中时，您可以更改终止的路径。我们需要了解温度先进性对芯片的影响。我们确实知道工艺节点的芯片对压力非常敏感。这对晶体管本身有何影响一切尚步行。所有这些都有很多问题。多准确才算足够准确，合适的使用模式是什么？
这些问题的答案仍然不完全清楚。
这些问题的答案仍然不完全清楚。
“热机械应力确实是一个问题，”三星高级技术经理 Max Min 表示。“我们致力于基于 TSV 的研究，并将其与封装中的微接合结合在一起。当有很多微凸块时，热机械系数之间确实存在很多不匹配。我们如何将设计组合在一起可能会影响底层晶体管结构以及应力和迁移率。我们需要在了解材料方面的情况下对它们进行建模和设计。这是一个问题。”
“热连接确实是一个问题，”三星高级技术经理 Max Min 表示。“我们致力于基于 TSV 机械的研究，把其与封装中的微接合结合在一起。当有很多微凸块时，热机械系数之间确实存在很多不匹配。我们如何将设计组合在一起可能会影响晶体管结构以及迁移和迁移率。我们需要在了解它们材料方面的情况下才能进行建模和设计。这是一个问题。 ”
创建蓝图和模型
创建蓝图和模型
随着越来越多的系统级封装进入市场，有更多的历史记录可以显示可能出现的问题，也有更多的数据来说明如何解决问题或首先避免问题。这是通过制造过程将规模经济融入设计的先决条件。
随着越来越多的系统级封装进入市场，有更多的历史记录可以显示可能出现的问题，也有更多的数据来说明如何从一开始就解决问题或避免问题。这是在设计和制造过程中建立规模经济的先决条件。
“Th我们的目标是在更小的空间内投入更多的东西，”杜兰大学附属公司高级聚合物监测技术公司董事长比尔·博顿斯 (Bill Bottoms) 说道。“问题在于权力。由于功率密度的原因，你无法让物体靠得足够近，所以当你需要高性能时，你必须保持较低的频率。”
“我们的目标是在更小的空间内放置更多的东西，”来自杜兰大学的先进监测监测技术公司董事长比尔·博顿斯（Bill Bottoms）说。“问题在于权力。得益于电力密度的原因，你无法让物体靠得足够近，所以当你需要高性能时，你必须保持较低的频率。”
实现这一目标的一种方法是通过新的架构和封装。由 IEEE 组件、封装和制造技术协会 (CPMT) 支持，并由SEMI和 IEEE 电子器件协会赞助的异构集成联盟正在制定一系列蓝图，以制定实现这一目标的最佳实践和流程。这一目标的一种方法是通过新的架构和封装。由 IEEE、组件封装和制造技术协会 (CPMT) 支持，并由 SEMI 和 IEEE 电子器件协会赞助的整体集成联盟正在制定一系列蓝图，以制定实现这一目标的最佳实践和流程。
此外，Si2还拥有一个芯片封装协同设计小组，致力于了解先进封装设计流程的要求。Mentor 的 Ferguson 指出，会议也更加关注先进封装。“几年前，如果你去参加包装会议，看到的都是设备、工程工具和测试仪。这种情况正在开始改变。”
此外，Si2 还拥有一个芯片封装精美的设计小组，致力于了解先进封装设计的要求。导师 Ferguson 指出，会议也更加关注先进封装。“几年前，如果你去参加封装开会时，看到的都是这类设备、工程工具和测试仪。情况开始改变。”
所有这些都将有助于为 2.5D 封装添加一些结构，以实现批量生产，Bottoms 预测，无论中介层是有机、硅还是玻璃，此后价格都会大幅下降。“这不再仅仅与工艺节点有关。你不应该在逻辑上强制存储过程，并且你不能在逻辑过程上制造RF。”
所有这些都将有助于为2.5D封装添加一些结构，以实现批量生产，底部预测，无论是在层中有机、硅还是玻璃，此后价格都会大幅下跌。“这不再简单与工艺节点有关。你不应该将记忆过程强加于逻辑，而且你不能在逻辑过程上制造RF。”
它还将有助于增加3D IC的结构，这仍然是实现吞吐量和密度的最便宜的方法。然而，这种包装方法的具体根源尚不清楚。虽然焦点一直在处理器上，但内存堆叠已经有一段时间了，并且一些传感器正在使用这种方法进行封装。它有助于
增加 3D IC 的结构，这仍然是实现货物和密度的最便宜的方法。不过，这种封装方法具体是蜡烛尚庆典。虽然焦点一直集中在处理器上，但内存已经有一段时间了，并且一些传感器正在使用这种方法进行封装。
Invensas 3D 产品组合和技术副总裁 Sitaram Arkalgud 表示：“如果您观察一下图像传感器，就会发现它满足所有这些标准。” “有硅通孔。相机中传感器下方有逻辑芯片。这些芯片非常非常薄。它的产量非常大，而且价格也非常便宜。3D 正在以非常大的方式发生，但其领域与我们通常关注的领域不同。”
Invensas 3D产品组合和技术副总裁Sitaram Arkargud表示：“如果您观察一下图像传感器，就会发现它满足所有这些标准。”“有硅通孔。摄像头中传感器底部有逻辑芯片。这些芯片非常薄。它的产量非常大，而且价格也非常便宜。3D 正在以非常大的方式出现，但其领域与我们通常关注的领域不同。”
他指出，对于高性能CMOS，2.5D是目前最好的方法。但这肯定不是唯一的选择。最大的挑战之一是封装方法与应用程序如此紧密地结合在一起，以至于即使对于经验丰富的工程团队来说，也很难遍历所有可能的选项。仅仅为模型提供正确的参数是很困难的。
他指出，对于高性能 CMOS，2.5D 是目前最好的方法。但这肯定不是唯一的选择。最大的挑战之一是封装方法与应用程序如此紧密地结合在一起，至于即使对于经验丰富的工程团队来说，也很难解决所有可能的选项。仅仅为模型提供正确的参数是很困难的。
“你的模型的好坏取决于它所包含的数据，”阿尔卡尔古德说。“然后你不断地验证它，然后你就会想出一些合理的东西。”
“你的模型的好坏取决于它所包含的数据，”阿尔卡尔古德说。“然后你不断验证它，然后你就会想出一些合理的东西。”
这些工具是否足以解决这个问题也是一个有争议的问题。目前的思路是许多现有工具对于 2.5D 来说已经足够好了。它们是否适用于 3D 尚不确定。
这些工具是否足以解决这个问题也是一个有争议的问题。目前的想法是，许多现有的 2.5D 工具据说已经足够完善。它们是否适用于 3D 尚不确定。
“如果你看看 2.5D，就会发现它的要求并不高，”eSilicon 营销副总裁 Mike Gianfagna说道。“我们已经能够开发出用于热应力和翘曲的专有分析工具。但对于真正的 3D，这将需要大规模的重组。您开始移动系统的各个部分以及关于哪个切片在哪里以及如何管理热应力的规范，这会影响整个设计流程。”
eSilicon 营销副总裁 Mike Gianfagna 表示：“如果你看看 2.5D，就会发现它的要求并不高。”“我们已经能够开发出用于热膨胀和翘曲的乳房分析工具。但对于真正的3D，这将需要大规模的重组。你开始移动系统的各个部分以及关于哪个切片在哪里以及如何管理热应力的规范，这会影响整个设计流程。”
微调这个过程也将具有挑战性。“我们对物理学的了解足以了解可能出现的问题，”导师的弗格森说。“更大的挑战是确定哪些影响最关键的优先顺序。因此，你的设计方法可能没问题，但如果你的产量很差，你就必须努力解决它。”
这个过程也将具有挑战性。“我们对物理学家的了解清楚了解可能出现的问题，”导师的弗格森说“更大的挑战是确定哪些影响最关键的优先顺序。所以你的设计方法可能没有问题，但如果你的良率很低，你就必须努力解决它。”
最后一块正在测试。由于没有用于连接探针的裸露触点，测试 3D-IC 的难度受到广泛关注。但测试高密度扇出和 2.5D 芯片也不是那么简单。
最后一块正在测试。由于没有用于连接触点的裸露触点，测试 3D-IC 的屏蔽受到广泛关注。但测试高密度扇出和2.5D芯片也不是那么简单。
“With 2.5D, you still have components integrated inside the package,” said Joey Tun, principal market development manager at National Instruments. “You’ve got integrated passive components. You also have functional density, which makes it significantly harder.”
“对于 2.5D，您仍然可以在封装内集成组件，”National Instruments 首席市场开发经理 Joey Tun 说道。 “你已经有了集成的无源元件。你还具有功能密度，这使得它变得更加困难。”
Conclusions 结论
The push into advanced packaging is inevitable as it becomes more difficult, expensive and time-consuming for most companies to continue shrinking features at the most advanced nodes. The end of the ITRS road map is a tacit recognition that change is required, and that change will come in many areas—materials, packaging, software, IP, tools, equipment and processes.
推进先进封装是不可避免的，因为对于大多数公司来说，继续缩小最先进节点的功能变得更加困难、昂贵和耗时。国际交易报告系统路线图的结尾是一种默认，即需要进行变革，而这种变革将出现在许多领域——材料、包装、软件、知识产权、工具、设备和流程。
All of these areas will undergo significant change over the next few years as the semiconductor industry retools from a centralized compute architecture, whether that is a PC or a phone, to a more connected and distributed and increasingly diverse compute environment.
随着半导体行业从集中式计算架构（无论是 PC 还是手机）转向更加互联、分布式且日益多样化的计算环境，所有这些领域都将在未来几年发生重大变化。
As William Chen, a fellow at ASE, observed rather succinctly, “We need to understand how things fit together.” That will take years, but it also will shift the focus of the semiconductor industry well beyond just the chip to the package, the system, and possibly even well beyond that.
正如 ASE 研究员 William Chen 相当简洁地指出的那样，“我们需要了解事物如何组合在一起。”这将需要数年时间，但它也将把半导体行业的焦点从芯片转移到封装、系统，甚至可能远远超出这个范围。
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