CPU系列什么是时钟信号(将两路信号用与门和或门处理得输出信号)

   (将两路信号用与门和或门处理得输出信号)

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我们已经认识了非门，如下图所示：

它的输出是0101010101… ， 如果我们把图画出来，会呈现出这个样子：

高低电平交互出现，周期和信号传递需要的时间相关，倘若我们增加信号传输电缆的长度：

就可以得到不同频率的波形：

可以将时钟信号抽象成如下样式：

假如我们将输出的信号延长，就可以得到一个相位之后的时钟信号：

将两路信号用与门和或门处理一下：

就可以得到如下波形：

其中clk e为“读”使能信号，clk s为“写”使能信号。抽象模型如下：

由于CPU的任务众多，我们需要用流水线的形式分成多步来实现，比如我们可以分成7步：

我们不妨称之为stepper，这个stepper是怎么实现的呢？ 一步一步来。首先是把步与步之间区分开来：

输入是一个时钟信号，通过非门产生一个相差180°的时钟信号，如下图所示：

除两个时钟信号外，还有12个1位寄存器（只有“写”控制端），交替分成了2组，其中一组的“写”控制信号为clk，另一组为not clk。最左侧第一个寄存器的输入信号为高电平。不难分析，这个电路的功能就是逐渐的将高电平信号从最左侧传递到最右侧。

显然，这不是我们想要的最终信号，我们想要只在当前step是高电平信号，其余为低电平。怎么办呢？再加一点逻辑：

这样我们就可以得到最终的stepper信号：

Stepper的抽象模型如下：

如果将step 7和reset连接起来：

就可以生成连续不断的控制信号：

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