江 伟， 王丽凤
(哈尔滨理工大学 材料科学与工程学院，哈尔滨 150080)
摘 要：文中利用有限元模拟软件ANSYS对三维立体封装芯片发热过程中整体应力及局部铜柱的应力情况进行了分析，并对三维封装的结构进行了优化设计. 结果表明，最大应力分布在铜柱层，铜柱的应力最大点出现在铜柱外侧拐角与底部接触位置. 以铜柱处最大应力作为响应，进行了结构参数优化，采用三因素三水平正交试验方法，分别使用铜柱直径、铜柱高度、铜柱间距三个影响因素作为变化的结构参数. 结果表明,铜柱直径的变化对等效应力影响最大，铜柱间距次之，铜柱高度影响最小. 且发现随着铜柱高度、铜柱间距、铜柱直径的不断增大其铜柱外侧拐角与底部接触位置的最大等效应力不断减小.
关键词：有限元模拟;铜柱应力;正交试验;参数优化
随着电子工业的不断发展，对微系统的功能、密度和性能要求不断提高，为顺应摩尔定律的增长趋势，芯片技术越来越向着小型化和高性能方向发展，并且越来越需要三维集成方案，在此推动下，穿透硅通孔技术(through silicon vias，TSV)应运而生[1]，成为三维集成、芯片级和晶圆级封装的关键技术之一. TSV技术是通过在芯片与芯片之间、晶圆与晶圆之间作垂直互连，是实现芯片之间互连的最新技术. 三维封装与传统封装相比有特殊的优势，TSV能够使三维方向堆叠密度最大，因此使得电性能大大提高，互连长度大大减小[2]. 3D堆叠芯片极薄，可以小到50～100 μm,非常容易产生裂纹[3]，例如在热循环和高压键合下极易产生裂纹，很多研究指出，通过调整铜柱高度，铜柱间距及铜柱直径可以避免裂纹的产生[4，5].
由于三维封装结构的复杂性和尺寸的微化，使得TSV技术变得更加复杂，许多有关TSV技术的研究也只是在初期，因此使用ANSYS软件利用有限元分析方法对三维堆叠封装进行模拟研究显得尤为重要. 在小规模三维堆叠封装中，芯片产热是极大的，特别是芯片极薄的情况下会产生很大的温差，中间温度极高，对芯片造成损害，另外随着芯片封装尺寸的减小和芯片的垂直堆叠，大量不同热膨胀系数的材料将围绕TSV，由于铜热膨胀系数相对较大，造成材料间热膨胀系数差很大，这样在热的作用下将产生大量的热应力，因此由于芯片发热问题而引起的热应力不得不被引起高度重视.
Chukwudi等人[6]对3D-SIC封装中铜通孔Cu-Cu键合压力进行了研究，认为铜(16.7 ppm/℃)与硅之间(2.3 ppm/℃)热膨胀系数的不匹配，铜的自由膨胀被大块的硅所限制将会在硅片内部产生应力而影响结构的整体性能，最终导致硅片的失效. 文中虽然指出失效机制，但并未对此进行深入研究. 因此研究铜与硅之间的结构力学性能具有重要的意义. Hsieh等人[7]对四层芯片堆叠封装体的热力学性能进行了模拟计算研究. 为了获得在堆叠IC封装的热应力分布，设计了4层堆叠IC封装(芯片对芯片)与TSV技术的结构. 指出在芯片发热过程中，TSV受热应力的影响，封装体最大应力出现在芯片界面和TSV结构连接处. 文中指出了最大应力的分布位置，但并未对影响应力分布的结构参数进行研究，因此研究铜结构参数对应力分布的影响具有重要意义. 文中首先通过一组合适的参数研究了在芯片发热过程中三维封装结构整体应力情况及局部TSV通孔中铜柱的应力情况，然后把铜柱直径、高度和间距作为优化参数，通过使用正交试验方法对不同参数下铜柱最大应力数据进行分析，从而找到铜柱直径、铜柱高度和铜柱间距三者对铜柱应力影响的大小.
图1所示的是3D模型示意图. 铜柱外侧填充物做了透明设置，最上部分为发热芯片，文中考虑的是TSV的性能，所以对第二层芯片间的焊球和填充材料进行等效处理[8]，TSV芯片与下面的基板间的焊料和填充料也采用此法，精度上或许有些误差，但不会影响TSV主要性能的研究. 第三层为铜柱和硅填充层，其中填充物硅用于保护和吸收由于温度变化而引起的应力，铜柱用于实现上下部分互连，凸点上侧为双马来酰亚胺三氮杂笨(bismaleimide triazine,BT)树脂基板，最下层为以玻纤环氧树脂(FR-4)为材料的PCB基板.
图1 3D模型示意图
Fig.1 Whole 3D model structure
在芯片发热过程中采用的是热结构耦合分析方法，采用热单元solid70，转换到结构单元solid185后进行结构分析，图2所示的是3D封装有限元1/4模型.由于结构对称性，为简化模型和减少计算， 研究模型采用1/4模型进行分析，网格划分采用软件自带的网格划分工具，整体采用六面体网格划分，并对重点分析区域进行局部细化，考虑到芯片发热过程中芯片底部结构容易产生扭曲变形，因此对PCB基板中心施加x，y，z三个方向为零的自由度约束. 3D有限元1/4模型的网格划分SI芯片、填充物、焊点、基板. 由于其自身材料性质，在热条件下具有很好的变形能力，在热失配的剪切和弯曲作用下，可以发生较大弹性变形，因此是典型的弹塑性材料，这里的铜柱假设为双线性各向同性硬化行为材料，即材料达到屈服强度后开始产生塑性应变. 3D有限元模型弹塑性参数如表1[9,10]所示.
图2 3D封装有限元1/4模型
Fig.2 1/4 3D fiite element meshing
表1 3D有限元模型弹塑性参数
Table 1 Elastic-plastic parameters of 3D model
材料对流换热系数h/(W·m-2·℃-1)热导率λ/(W·m-1·℃-1)密度ρ/(kg·m-3)弹性模量E/GPa泊松比v线膨胀系数αl/10-6K-1屈服强度ReL/MPa切线模量G/MPa铜柱1539089001170.3514.33346等效模块151.585000470.320.0--硅芯片1512423301910.302.30--基板151001550260.2815.0--焊料凸点155787404700.36321.0--PCB1511550172000.4214.0--
试验的芯片发热功率为1 W采用体生热的方式来施加热源，其中芯片体积12.96 mm3，因此体生热率为0.08 W/mm3,文章中使用的基板尺寸为9 mm×9 mm×0.2 mm,使用的芯片的尺寸为7.2 mm×7.2 mm×0.25 mm,使用的PCB尺寸为9 mm×9 mm×0.4 mm，首先以一组合适的结构参数来模拟分析铜柱的应力情况其设计如表2所示.
表2 3D有限元模型结构参数
Table 2 Structure parameters of 3D model
铜柱直径D/mm铜柱高度H/mm铜柱间距L/mm0.10.40.25
等效应力遵循第四强度理论，即畸变能密度理论，当等效应力达到屈服应力时，材料即发生屈服，等效应力常用来描述多种材料综合作用下的复杂应力状态. 为了很好的观察和计算应力情况，文中采用等效应力去分析应力的大小和分布情况，图3为在室温下芯片持续发热状态的三维封装整体应力分布情况.
图3 3D封装整体等效应力分布
Fig.3 Whole von-mises stress distribution
通过整体等效应力云图及局放大等效应力云图分析可知，铜柱一侧等效应力明显高于其它处，对于三维封装铜柱应力分析国内外也有相关研究，秦飞等人[10]指出铜和硅的热膨胀系数相差六倍致使TSV器件热应力水平很高，因此分析铜柱一侧应力较大是由于铜和填充硅的热膨胀系数不匹配所致，而且模拟发现最大等效应力均分布在铜柱外侧拐角与底部接触位置，其铜柱最大等效应力分布云图如图4所示.
图4 铜柱等效应力分布
Fig.4 Copper cyclinder von-mises stress distribution
分析铜柱之所以最大等效应力分布在铜柱外侧拐角与底部接触位置是因为铜柱为弹塑性体，而且距离中心位置最远，热膨胀系数不匹配最严重且位移最大. 因此在芯片连续发热铜柱长期服役的过程中热应力最大且最容易损坏.
4.1 三维封装结构参数优化设计
三维封装结构对芯片发热过程中整体和局部的残余应力影响很大，设计适宜的结构参数对整体三维封装结构至关重要，文中以铜柱外侧拐角与底部接触位置的铜柱处最大应力作为响应,以铜柱高度、铜柱间距、铜柱直径三个因素作为优化参量，通过调整这三个变化参量对结构进行优化. 其参数设计如表3所示.
表3 铜柱结构参数设计
Table 3 Design of structure parameters
铜柱高度H/mm铜柱间距L/mm铜柱直径D/mm0.250.050.050.300.150.100.400.250.15
试验使用Minitab软件中的田口正交试验设计方法，采用4因素3水平的L9正交表进行田口正交试验分析，其中第4因素为经过模拟后的试验结果，1，2，3分别为铜柱高度、铜柱间距、铜柱直径各自的由小到大水平数. 铜柱高度、铜柱间距、铜柱直径3个因素参量变化时会有铜柱相应个数的改变，但模拟发现无论参数如何变化铜柱最大应力均出现在铜柱外侧拐角与底部接触位置. 以铜柱外侧拐角与底部接触位置处最大应力作为第4响应因素，从而分析3种因素对铜柱最大等效应力影响. 其L9正交试验表如表4所示.
表4 田口正交试验表L9
Table 4 Orthogonal test tablel L9
方案铜柱高度H/mm铜柱间距L/mm铜柱直径D/mm边角最大应力σ/MPa111142621223463133311421235452233246231349731331883213499332321
4.2 正交试验分析
文中采用直观分析法(极差法)进行正交试验结果分析，此分析法适用于寻求最优生产条件、最佳工艺、最好配方的科研生产实践中，其步骤如下.
(1) 计算各因素水平的综合平均值，选出各因素最优水平. 具体方法是将同一因素同一水平的试验数据求平均值，假设因素A，以因素A为例，首先求出因素A的第i水平对应的数据之和KIA,然后除以该水平的重复试验次数得到综合平均值
(2) 计算各因素水平的极差，区分因素的主次. 仍以因素A为例，其综合平均值的极差为
(1)
式中：RA为因素A综合平均值的极差；
将各因素的极差按照由小到大排列，极差大的因素，认为对试验指标的影响大，极差排在前面的是主要影响因素，排在后面的是次要因素.
(3) 选取最优水平组合. 在主次确定后的基础之上，每一个因素在各自不同水平的综合平均值下，选取最优水平组合.
由正交试验表数据及以上分析方法可得分析如表5所示.
表5 正交试验分析表
Table 5 Orthogonal test analysis table
方案铜柱高度H/mm铜柱间距L/mm铜柱直径D/mm边角最大应力σ/MPa111142621223463133311421235452233246231349731331883213499332321K1359.7369.7374.7K2342.7335342.7K3329.3327314.3极差30.342.760.3
给定铜柱高度、铜柱间距、铜柱直径分别为A，B，C，通过表上极差数据分析可知C>B>A所以C的影响最大，B次之，A最小，即铜柱直径的变化对等效应力影响最大，铜柱间距次之，铜柱高度影响最小.
通过田口正交试验数据分析可以得出各因素在不同水平下的均值主效应图，其原理是将不同因素的各自水平对应下的等效应力求平均值，然后连线画出图形，如图5所示.
图5 均值主效应图
Fig.5 Average of main effects plot
由图5可以看出，随着铜柱高度、铜柱间距、铜柱直径的不断增大，其铜柱外侧拐角与底部接触位置的最大等效应力不断减小. 分析认为，随着铜柱高度的增大致使铜柱周围填充物增多. 但由于填充物具有缓冲作用，使应力有逐渐减小的趋势. 铜热膨胀系数明显高于填充硅，随着铜柱间距的增大致使含铜比例增多，整体中间层热膨胀系数下降，中间层与底部接触位置热膨胀系数差减小，致使铜柱外侧拐角与底部接触位置的最大等效应力不断减小. 应力之所以随着铜柱间距的增大而减小，是因为随着铜柱间距的增大，中间层等效热膨胀系数减小，所以中间层与底部接触位置热膨胀系数差减小，致使铜柱外侧拐角与底部接触位置的最大等效应力不断减小. 应力之所以随着铜柱直径的增大而减小，是因为随着铜柱直径增大，铜柱个数相应减小，在选定参数范围内使得整体中间层铜的比例减小，导致中间层等效热膨胀系数减小，而使铜柱外侧拐角与底部接触位置的最大等效应力不断减小. 所以，在合适的参数范围内选择适当大的铜柱高度、铜柱间距、铜柱直径，可减小由于芯片发热引起的铜柱的残余应力.
(1) 使用模拟软件ANSYS建立了基于穿透硅通孔技术的三维封装有限元模型，分析了在芯片发热状态下整体应力分布和铜柱的应力分布情况. 因为铜柱和填充物热膨胀系数的不匹配，所以最大应力出现在铜柱处且分布在铜柱外侧拐角与底部接触位置.
(2) 以铜柱处最大应力作为响应，进行了结构参数优化，并采用正交试验方法进行了分析，发现铜柱直径的变化对等效应力影响最大，铜柱间距次之，铜柱高度影响最小. 且通过均值主效应图发现在参数选定范围内,随着铜柱高度、铜柱间距、铜柱直径的不断增大其铜柱外侧拐角与底部接触位置的最大等效应力不断减小.
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收稿日期：2015-03-18
基金项目：黑龙江省自然科学基金资助项目(E201449)
中图分类号：TG 404
文献标识码：A
文章编号：0253-360X(2017)03-0112-05
作者简介：江 伟，男，1988年出生，硕士研究生，主要从事微电子封装方向的研究. 发表论文1篇. Email： jiangwei188200@163.com
通讯作者：王丽凤，女，博士，教授. Email： wlf8151@126.com
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