由于集成电路技术日益趋向小型尺寸电路设计，与单元延迟和网络延迟相比，串扰效应变得越来越重要。电路几何尺寸越来越小，导线之间的相互连接变得越来越紧凑，从而增大了网络之间的交叉耦合电容。因此完整的系统验证仅仅有功能仿真是远远不够的，因为信号之间的相位关系在功能测试时无法覆盖，布局布线后信号之间的关系变得更加复杂，与功能仿真有很大差距，连线之间耦合电容器的时序效应，串扰噪声的逻辑效应等均有可能会导致功能失效[1，2]。因此，系统功能级仿真的结果已经不能作为最终的评测结论，尤其是FPGA 系统，系统验证应该进行严格的包括板级验证的全流程验证。
二元矩图(Binary Moment Diagram,BMD)[12]是具有实数、有理数或者整数值函数的图形表示，常被用来进行算术电路的验证.在使用BMD表示概率表达式时，使用终端结点表示表达式系数，非终端结点表示变量.
系统验证需要一个全方位的科学评价系统，应该不同角度全流程对被测系统进行验证，最终给出的验证结论才具有权威性[3]。作为对基于仿真验证的有效补充，本文描述实现了对异构载荷路由系统进行基于SOPC 的板级验证。结果表明板级验证更能模拟系统实际运行状况，比PC 机仿真结果的可信度高，尤其是验证基于FPGA 的系统设计。
根据《水文调查规范》[1]，本次测量采用水文四等测量，在测量比降的同时对大断面处洪痕施测以确定最高洪水位。高程成果取断面两侧高程算术平均值，并据此算出比降。测量成果见下表1。
图1 所示为系统门级验证和板级验证方案设计。其中，门级验证主要采用形式验证技术进行晶体管级与门级的对比，以验证源代码与综合之后的门级网表是否等价，保证综合过程中不会出现任何错误，同时也进行门级与门级的对比，验证插入可测试性设计后的电路网表在功能上是否一致、生成时钟树前后的电路网表在功能上是否一致以及布局布线前后的电路网表在功能上是否一致等[4]。此外利用静态时序分析工具进行严格的门级时序分析与验证。系统板级验证包括基于SOPC的物理验证环境开发和利用自动测试设备进行自动测试[5，6]。其中，基于SOPC 的物理验证环境的搭建包括前端上位机的测试数据输入、FPGA 的资源配置、测试结果的自动接收与比对。
图1 异构载荷路由系统物理验证方案设计
本文实现了异构载荷路由系统板级验证环境的搭建， 包括实现激励源产生及发送、系统输出结果采集、日志数据判读等功能。板级验证的测试环境同样采用分层结构，与仿真验证平台不同的是该测试环境的各层都用具体的物理器件实现。从宏观的角度来看，板级验证环境首先应具有可控性，即控制不同激励源包括数据源、指令集等的发出时间和数值，支持激励源可以随机生成也可从文件中读取；其次是可观性[5]，即能够监控异构载荷路由系统的输出并自动判读输出结果，将比对结果显示出来或用日志文件形式记录下来，由此判断被测系统功能是否符合设计要求。再次是灵活性，即应提供各种标准接口以方便不同系统验证过程中的扩展、丰富的逻辑资源、和多种控制机制，比如采用中断的形式实现不同命令进程间的同步。
图2 显示了板级级验证测试环境的结构，该验证环境完全遵从可控性、可观性和灵活性的特点。通过上位机的测试管理软件配置和发送测试用例的输入给测试环境中的前端仿真设备，前端仿真系统是采用嵌入式系统设计技术，应用FPGA 嵌入IP 硬核实现的SOPC 系统。嵌入式系统与一般的逻辑实现分离设计，最后通过寄存器和随机存取存储器块与逻辑部分实现交互。该验证系统中协议功能及指令解析等使用软件实现，比较底层的驱动因其功能比较固定则用FPGA 逻辑实现。在不同的系统验证过程中，只要根据具体资源需要、协议功能，改建嵌入式系统硬件平台、编写软件代码并按照具体时序更改底层驱动逻辑。前端SOPC 系统发送测试指令和数据，直接驱动被测系统，被测系统的输出通过数据采集系统存入硬盘，在终端显示设备上实现输出结果的自动判读和比对，显示并分析测试结果的正确性。
图2 板级验证系统
总之，为了提高系统验证结果的可信度，本文采用基于SOPC 的物理验证方法研究并实现了异构载荷路由系统的板级验证平台系统。该验证系统是可扩展、可重用的分层验证平台，覆盖到了系统实际运行的各种状况和所有边界情况，达到了测试充分性要求，提供了可信度更高的验证结果。此外，该验证平台实现了验证过程的自动化，提高了验证效率，极大地缩短了整个系统芯片的上市周期。
参考文献
[1]赵波，倪明涛，石源等.嵌入式系统安全综述[J].武汉大学学报(理学版)， 2018， 64(2)： 95-108.
[2]仵林博，陈小红，彭艳红等.基于SysML 的嵌入式软件系统建模与验证方法研究[J].计算机工程， 2019， 45(1)： 1-8.
[3]朱伟杰，阳徽，费亚男等. FPGA 功能验证自动化技术研究与实践[J].航天控制， 2017 (2)： 72-77.
[4]Liang Zhang，I. Ghosh， and M.S. Hsiao， “A Framework for Automatic Design Validation of RTL Circuits Using ATPG and Observability-Enhanced Tag Coverage，”IEEE Trans. Computer-Aided Design of Integrated Circuits and Systems， vol.25， No.11，pp.2526-2538， Nov 2006.
[5]Young-II Kim， and Chong-Min Kyung，“TPartition： testbench partitioning for hardware -accelerated functional verification，”IEEE Trans. Design & Test of Computers， vol.21， No. 6，pp.484-493， Nov-Dec 2004.
[6]I. Mavroidis， and I. Papaefstathiou， “Accelerating Emulation and Providing Full Chip Observability and Controllability，”IEEE Trans. Design & Test of Computers， vol.26， No. 6，pp.84-94， Nov-Dec 2009.
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