OFweek电子工程网讯 在增加3D NAND层时,最大的难题就是要克服芯片生产流程中对长宽比的限制,否则层数将始终无法取得突破。串堆叠技术则能够帮助我们有效解决这一长宽比难题。
美光NAND晶圆
三星公司已经开始发布48层3D NAND,也就是其第三代产品;其相当于把48块平面(2D)NAND晶片彼此进行堆叠。美光公司及其合作伙伴英特尔则掌握着32层3D NAND。西部数据/SanDisk与东芝则同SK海力士一样,都拥有着48层芯片样品。
3D代工流程不仅涉及对2D NAND的水平层叠,同时还需要蚀刻数据通孔--即各层间的垂直传输通道--而这又是另一项挑战。一旦层数超过64层,现有蚀刻设备将很难保质保量地完成通道加工任务。
3D芯片以基片为设计起点,在此之上使用汽相淀积工艺任选沉积的化合物作为NAND单元组件。这些沉积层形成字线,后者接入单元中的各行,而位线则在金属层中横向跨越以上沉积层。
位线与字线间呈九十度垂直关系,同样接入一列或者一串单元。其中字线与位线的交叉点被定义为单元地址。在3D NAND晶片中,亦有多条垂直串贯穿各层,用于连接各层上的不同位线。一块三星3D NAND芯片可包含最高250万个这样的通道,其制造难度可想而知。
在该层沉积完成后,掩模即被放置在其上,而后是进行通孔蚀刻。接下来,继续利用蚀刻工艺在各底层与基片之间切割信道。多余的材料被移除,这样通孔即制作完成。各通孔必须实现精确定位且尺寸要求均匀,通孔绝不可扭曲、粗细不均或者开过头,否则会破坏芯片本身。
由Lam Research发布的3D NAND蚀刻工艺示意图。
在长宽比方面(即垂直高度与通道宽度间的比值),当前蚀刻技术可达到30:1到40:1之间,适用于32层与48层芯片设计。而即将推出的64层芯片则需要将这一比值调整至60:1到70:1之间,这意味着对应的制程工艺还不存在。
展望未来,3D NAND还将迎来96层乃至128层结构,其将需要更为夸张的长宽比水平--可能在110:1到120:1之间。
NAND代工方需要等待相关蚀刻机技术的开发,或者直接堆叠现有3D晶片实现容量提升,例如将两块64层晶片叠加为128层,或者将两块48层晶片叠加为96层。两块晶片之间依靠一个金属层与位串连接线进行对接,从而实现所谓“串堆叠”机制。从理论层面讲,大家也可以将更多3D晶片进行堆叠。
这是一种潜在的可行方式,意味着我们有机会迎来64层、96层以及128层3D NAND芯片,从而继续保证3D NAND芯片拥有理想的存储容量增长速度。
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