众所周知,IBM最近发布了2nm芯片, 按照他们的说法,这个芯片的密度为3.33亿个晶体管/平方毫米(MTx / mm 2);栅极长度为12nm的44nm接触式多节距(CPP);基于IBM正在使用水平纳米片(HNS)的横截面,Gate All Around(GAA)可以采用多种方法进行GAA;HNS叠层构建在氧化物层之上;与最先进的7nm芯片相比,性能提高45%,功耗降低75%;EUV图案用于前端,可让HNS片材宽度在15nm至70nm之间变化。这对于调整电路的各个区域以实现低功耗或高性能以及SRAM单元非常有用;sheet为5nm厚,堆叠为三层高。 但这真的是“ 2nm”吗?台积电是目前生产工艺技术的领导者。我们绘制了TSMC节点名称与晶体管密度的关系图,并拟合了0.99 R2值的曲线,见图1。
使用曲线拟合,我们可以将晶体管密度转换为TSMC等效节点(TEN)。使用曲线拟合,对于IBM宣布的333MTx / mm 2,我们得到2.9nm的TEN 。我们认为这使公告成为3nm节点,而不是2nm节点。 为了更详细地将IBM公告与之前宣布的3nm工艺和预计的2nm工艺进行比较,我们需要进行一些估算。 从公告中我们知道CPP为44nm。我们假设一个单扩散中断(SDB)将导致最密集的过程。 查看公告中的横截面,我们看不到埋入式电源导轨(BPR),需要BPR才能将HNS轨道高度降低到5.0,因此我们假设该过程为6.0。 为了达到333MTx / mm 2,最小金属间距必须为18nm,这是一个非常具有挑战性的值,可能需要EUV多图案。