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正文：
在一个万物生发阳光灿烂的日子里，我正规划着将要设计的电路模块。这次需要做的是一个高精度高负载调整率带片外大电容的LDO，来为整颗芯片的低压部分供电。LDO的IP是刚刚从同事那里 Kiang来的，采用了Miller补偿的结构，虽然这是一个很靠谱的同事，并且看上去其中还有一些巧妙设计的地方，但我的内心不免是有些疑惑的：面对这么大的输出电容，采用 Miller补偿真的可以稳定吗？
这颗疑问的种子其实早在一个月前就已生根发芽。完整的故事开头是这样的，我曾经做过一个由 DAC控制的 Buffer ，正负高压间 ClassAB输出并驱动一个 10uF的大电容，一般情况下空载，当有输出电平调整或者开关机时需要比较大的 SR。如果说当输出电流回归到限流值以内后可以认为此时进入了 Settling的过程（输出不再限流意味着 gm退出了饱和状态），那么此时负载电流仍会处在一个由较大值慢慢变化为空载的过程，而在这个过程中Buffer都需要稳定。空载条件时粗算下来的输出极点频率位置会低到约 0.03Hz ，考虑到还有负载电流变化的过程，因而觉得采用 Miller补偿可能会比较困难，同时还考虑到采用Miller补偿可能会需要用到高压电容，开销会很大，所以当时决定采用最土鳖的补偿办法（在敲下这段文字的当下，又忽然想到其实可以采用分压和源级跟随器组合的方式把Miller电容的两极都放在低电压域，真是一口老血要吐出来了，不禁感到当年竟如此业余）。不久前正好有人问起这个 Buffer电路的应用跟 LDO又有什么区别，那为什么就不能采用 Miller补偿呢？
虽然巴拉巴拉把上述考虑又搬出来讲了一番，但其实我内心里疑问的小情绪已然波动起来：
是啊，为什么就不能采用 Miller补偿呢？很多时候一提到带片外大电容的 LDO，作为一个没有正儿八经设计过的人，脑海里的第一印象总是先浮现出那些“ ESR固定零点” 、“ 零极点追踪” 等等名词，甚至还没有经过仔细的推敲就“ 凭感觉” 否定了Miller补偿的可能性。事实上，最近找来一些论文看过之后才发现，原来在 LDO的领域有大量的基于Miller补偿的设计方法和案例，还是得怪自己书读的太少了啊！不过机缘巧合的是，上述问题因为前些日子的一个错误仿真而得以被仔细地捋了捋，同时我还尝试了用尽可能简单且直观的方式把Miller效应及补偿又重新翻出来好好理解了一下，现在我把其中错误仿真的教训以及由此而发散的一些可能有益的思考分享出来。当然，我的这些想法有可能理解正确了，也有可能反而给出了错误的解释，之所以还要厚着脸皮写出来，权当是希望可以给大家抛砖引玉，作出一点点唯小的贡献！
图 1
好了，前戏到此结束，正片开始：拿到同事的 I P之后，道理我都懂，于是人狠话不多，直接上了手！但是跑完 st b仿真得到增益相位曲线之后（如图 1所示），当一根略显完美的单位增益带宽内单极点的增益曲线躺在你面前时，其实我整个人内心是不安的，原本在极低频的输出极点真的能一下子被推到单位增益带宽以外吗，还是在几乎空载的情况下？红红火火恍恍惚惚间觉得是不是环路的断点设置错了？一直以来都是把环路断点设置在FB的高阻点，可偏偏这次不自信了，于是把断点改到了输出，得到了如图 2的仿真结果。在这样的断点条件下，可以看到主极点位置能和估算的输出极点吻合，但是却多了一个和主极点较近的零点和次极点。于是我又一次陷入到了深深的疑惑中：这个次极点难道是因为负载电容太大而使补偿失效了的Miller电容反馈端连接点处所看到的极点？那么这个零点又是个什么鬼？因为这个Miller补偿采用的是电容反馈端接到第一级运放折叠点 cascode管源极的Ahuja接法，如图3所示，第一反应是不是这种接法有什么隐藏的 Bug，比如是不是由于折叠点下方电流源管漏端输出阻抗下降带来的问题等等。
图 2
图 3
图 4
于是又尝试着将 Ahuja接法换成常规接法，仿真后发现在低频处有两个挨得很近的极点，如图 4所示，一个所处的频率位置跟估算的输出极点吻合，而另一个看起来像是由于Miller效应而产生的低频极点。这让我一度坚信确实是由于 Ahuj a接法带来的某种原因让Miller补偿失效了。我尝试着求助了模拟及混合信号设计验证群里的一些朋友，虽然大家给出了许多建设性的意见，但也并没能尽释我内心的疑惑。于是我把上述仿真到的现象跟同事一起探讨了下，刚开始他在看到波形的时候也是一脸懵逼的，或者说被我先入为主的判断带沟里了。
过了两天，同事发现了一个突破点，就是他用 AC做闭环仿真，带宽位置是可以跟Miller补偿带宽对得上的。于是，在经过与模拟设计人民的老朋友——Paper 、书籍还有另一半大脑的一番深入交流之后我找到了问题之所在：1. 环路断点确实设置错了； 。。。。。。。。。。
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