刘洪 首发于PSD功率系统设计
导 读
先进封装就像盖楼造城，设计完成后还要继续验证，以保证用芯片建成的大厦和城市实现预期的功能。不过，先进封装也有点不得已而为之的意味。
摩尔定律至今已提出近60年，虽然光刻精度在不断提升，但平面工艺集成电路（IC）的晶体管尺寸微缩已逐渐接近硅原子的物理极限。在制造成本方面，用晶体管微缩来实现更具成本效益的逻辑也开始变得不现实。
在后摩尔时代，如何找到一种能够赶上甚至超过摩尔定律的方法来实现更高的芯片性能已成为业界迫在眉睫的任务，而先进封装技术将首当其冲担此重任。我们来结合先进封装技术市场趋势看看业内专家对此如何解读。
▋市场前景和规模的引力
近年来，先进封装市场已成为一条快速赛道，分析机构Yole development预测，到2025年，先进封装市场将以6.6%的年复合增长率增长，达到42亿美元，远高于传统封装市场预期。
现在看，无论是摩尔定律的延续，还是超越摩尔定律，都离不开先进封装技术，其市场前景和规模不可小觑，技术也在不断迭代和升级。
在应用方面，Yole认为，晶圆级封装（WLCSP）平台正在服务于移动和消费市场，由于WLCSP及Fan-out（扇出型）封装成本最低且具有可扩展性，已被许多智能手机采用。在PMIC（电源管理IC）、PMU（电源管理单元）、音频编解码器、RF收发器、开关、天线调谐器、CMOS图像传感器以及其他面向消费市场的应用，如智能手机和可穿戴设备中都能看到WLCSP的身影。由于可靠性、工艺比较成熟，加上成本优势，WLSCP仍是有吸引力的选择。WLCSP制造领域的龙头依然是OSAT（外包半导体封装和测试）厂商，业已形成很大的商用市场。
先进封装细分收入
2021年底，有消息人士称，台积电已将CoWoS（基板上晶圆级芯片封装）部分流程外包给OSAT，包括日月光、矽品、安靠等，尤其是小批量定制产品。CoWoS是一种2.5D封装技术，先将芯片通过CoW封装工艺连接至硅晶圆，再把CoW芯片与基板连接。对于一些需要小批量生产的高性能芯片，台积电只处理晶圆CoW流程，而将oS流程外包给OSAT。预计类似合作模式将在未来的3D IC封装中继续存在。之所以有这种模式，是因为台积电采用高度自动化晶圆级封装技术，而oS流程无法完全实现自动化，需要更多人力，且OSAT处理oS流程的经验更为丰富。
对台积电来说，最赚钱的业务莫过于SiP（晶圆级封装）技术，如CoW和WoW，其次是扇出和中介层（Interposer）集成，oS的利润最低。由于异构芯片集成需求不断增长，预计台积电将采用更灵活的模式与OSAT合作。即使台积电最新的SoIC（小外形IC）技术在未来得到广泛应用，代工厂和OSAT之间的合作仍将延续，因为SoIC和CoWoS一样，最终将生产出“晶圆形式”的芯片，可以集成异质或同质芯片。目前，台积电还在采用无基板InFO-PoP（集成扇出叠层封装）技术，为采用先进工艺节点制造的iPhone AP提供封装，强大的集成制造服务有助于从苹果获得大量订单。
几年前，InFO封装开始在有限领域得到应用，如今作为一种成熟可靠的封装技术，已在高端封装领域担当关键角色，占据了应有的地位。事实上，正是由于2015年台积电采用InFO先进封装解决方案，才在逻辑工艺并没有升级迭代的情况下，以16纳米击败三星14纳米工艺，实现了40%性能提升，包揽了苹果A10芯片订单，也将InFO技术带到了新的高度，也让我们看到了后摩尔时代的新曙光。
3D堆叠器件市场组合
由此可见，先进封装技术的优势十分明显，可以跨越节点瓶颈，通过Chiplet（芯粒）等形式，利用IP模块化设计新的SiP，实现比SoC更具优势的异构集成；相比传统IC封测工艺，2.5D、3D IC、FOWLP封装技术有助于开发下一代多芯片或异构集成设计所需的应用。
在半导体晶圆制造、封装及失效分析领域有着深厚学术造诣的胜科纳米副总裁华佑南博士说：“从产值来讲，台积电在代工方面引领市场，但在技术方面不得不承认美国是领先的。1958年，晶体管发明人William Shockley在其专利中就提到过TSV（硅通孔）的制备方法。”上世纪90年代末，香港应用技术研究院才提出这种方法，台积电在1998年申请了相关美国专利，关于TSV技术的最早论文发表于2000年。之后英特尔、IBM都做了很多研究，特别是在Chiplet、芯片异构集成封装技术等方面。他认为，现在中国面临的问题是怎么解决技术和市场滞后的问题，目前在整个封装市场中中国占21%左右，但先进封装还不到6%，所以落后显而易见。
▋先进封装热在哪里？
2.5D、3D是先进封装中的热点技术，其设计和仿真以及验证方法也和传统IC封装有着较大的区别，因此也是芯片封装和系统设计人员关注的焦点。
作为3部技术著作——《SiP系统级封装设计与仿真》（2012）、《SiP System-in-Package design and simulation》（2017）、《基于SiP技术的微系统》（2021）的作者和SiP及IC封装设计支持和项目指导技术专家，李扬对2.5D、3D先进封装的技术趋势和挑战以及设计、仿真和验证给出了独到的见解。
· 何为先进封装？
李扬的定义是：采用了先进的设计思路和先进的集成工艺，对芯片进行封装级重构，并且能有效提升系统功能密度的封装，称之为先进封装（Advanced Packaging，HDAP）。封装级系统集成和重构包括InFO、2.5D和3D，为的是超越摩尔定律。
他认为，先进封装的设计思路和传统封装不同，集成工艺在于封装级的系统集成和重构，以提升系统功能密度（PPV，Power、Performance、Volume），甚至可以用14纳米的PPV性能超越7纳米的PPV。所谓功能密度是指单位空间内功能单元、功能细胞、功能块的数量。功能单元可以是1个晶体管或1个门电路，或者1个Chiplet。传统IC设计是看PPA（Power、Performance、Area）；而先进封装是看PPV。
他表示，目前先进封装有四类：倒装焊（Flip Chip），主要是Bump（凸点）和RDL（再布线），上世纪60年代由IBM首先研发出来，现在已算不上太先进；晶圆级封装主要是晶圆和RDL，没有基板，又比较薄，具有成本优势；2.5D是中介层，主要是RDL+2.5D TSV结合，和3D封装一样具有性能优势；3D封装主要是3D TSV。先进封装的优势重点是晶圆级2.5D、3D的成本和性能。
李扬首先提出了先进封装的四要素：RDL是X-Y平面的延伸和电气连接；TSV是Z轴的延伸和电气连接；晶圆是一种基底和承载基板，也可以作为硅转接板；Bump是界面间的电气连接，起应力缓冲作用。
先进封装的四要素
他指出，先进封装的先进性是相对的，现在的先进封装未来可能会变成传统封装，所以对四要素出现的时间做了排序，出现越晚先进性越高。相对来说，TSV难度最高，能够提供的互连密度也最高。
四要素的先进性
先进封装的发展趋势是：RTL会变得越来越细小，但不会消失，尺度会进入亚微米；TSV是把芯片打穿实现之间的互连，密度会越来越高，每平方毫米可达百万量级；晶圆在不断增大，直到其物理和经济极限不能支撑为止；Bump会越来越小直至消失，现在的3D Chiplet或hybrid bonding（混合键合）技术已经没有Bump。
· 主流先进封装技术分类有哪些？
目前主流先进封装技术主要有12种，前6种是近十多年出现的，很多厂家都是芯片制造厂商，应用领域比较广泛；后6种基本上都在十年以内。
当前主流先进封装技术
上述技术可分为3大类：2.5D、3D、WLP（SiP）及其组合。其中1个重要趋势是封装级别集成化程度不断提高，之前的Fan-Out和WLP封装没有集成概念，是单芯片。有了中介层后，所有2.5D、3D都是集成概念。所以，封装级别的集成是先进封装一个鲜明特点。
从2.5D、3D及Chiplet的位置图可以看出，先进封装指的是一种工艺集成技术，形成的产品称之为SiP，形成了一个系统。
先进封装位置图
· 2.5D、3D先进封装有哪些设计需求？
李扬表示，2.5D先进封装的特点是有中介层，上面有RDL和过孔（RDL via+TSV）；设计中有基板，上面有布线（Trace）和过孔（Via），因此在1个项目中包含多个基板、多个版图的设计。例如中介层有TSV的2.5D集成，还有中介层没有TSV的2.5D集成，前者使用较为普遍。中介层上通常都有TSV，但并不绝对，也有一些中介层没有TSV。
2.5D的设计需求首先是接收各种格式数据，创建芯片和IO模型，然后进行多级网络优化（Die+中介层+基板+PCB）。它支持中介层设计，IO数量在10万以上；也支持基板设计、智能化自动布线、多版图间的数据交互及优化，以及3D数字化样机的模型构建。
2.5D先进封装特点
3D封装的特点是芯片堆叠，通过TSV连接起来，在Z轴直接延伸信号，通过TSV穿过芯片体直接进行电气互连。
3D先进封装特点
3D封装的设计需求同样是导入数据，支持3D芯片堆叠设计，还要识别芯片引脚和上下层的电气连接，以及多版图优化和3D数字化样机的模型创建。焊盘识别原则是上下焊盘重叠，但如果焊盘中心没有落在下1个焊盘中间，则认为是电气断开。
3D先进封装的设计需求
▋先进封装是如何设计的？
李扬还介绍了2.5D、3D先进封装的设计实例。设计离不开EDA设计工具，需要使用XSI和XPD来创建模型、导入连接关系和布局；XPD可以进行版图设计、布局布线、3D化数字样机构建及仿真数据输出。
2.5D、3D先进封装设计流程包括：①创建芯片及封装IO模型（XSI）；②导入网络连接关系（XSI）；③布局规划、芯片堆叠、网络优化、基板层叠（XSI）；④版图设计、布局布线（XPD）；⑤3D化数字样机构建（XPD）；⑥仿真数据输出（XPD）；⑦生产数据输出（XPD）。
在XSI中创建芯片和封装IO模型需要使用专门的接口，像向导一样读入芯片的文本、excel格式数据，然后构建3D芯片堆叠，5个芯片堆叠在一起形成1个stack，4个stack（a、b、c、d）分别堆叠在一起。1个stack中有5颗芯片，共20颗芯片。
在XSI中关联中介层和基板设计，将a、b、c、d 4个stack芯片放在中介层基板上，即20颗芯片加1个GPU，再加上1个和基板相连的Bump，并把整个Bump放置在基板上。基板上还有Bump、中介层和一些电容，整个结构的中间是中介层，上面是芯片，底下是封装基板（两个）。然后做3D网络优化，首先优化上面一层芯片和中介层之间的网络，如果需要更好的效果，可能需要手动优化，以去掉交叉。
之后做基板，因为中介层和基板之间也有很多互连和交叉，需要进行优化，以减少交叉，使布线顺畅，互连更短。最后选择基板，中介层是3+2硅基板，有3层布线，底下是两层，中间是硅通孔的硅基板版图。
用XSI关联中介层和基板设计
利用XPD可以进行自动、半自动、手动中介层布线，比如选择2+4+2八层有机基板。将设计传递到XPD中进行中介层自动布线，如果设置为90度自动布线，线都是横平竖直；也可以设置成45度布线。
用XPD实现中介层布线
层叠结构可选择硅基板层叠。在XPD中进行基板自动布线后可以读入XSI进行网络优化。
用XPD实现基板布线
之后进行3D数字化样机建模，在中介层上创建的4个stack各有5颗芯片，上面4个是SDRAM，还有1个Logic控制芯片，中间的中介层上有GPU，中介层底下有1个Bump放在基板上。最后将中介层放在基板上，形成完善的3D结构。
用XPD构建3D数字化样机
在XPD设计环境中，可以看到直观的3D图，包括倒装芯片、micro-Bump、Bump、BGA球、基板、中介层，还有3D TSV和2.5D TSV。
XPD中的2.5D+3D先进封装设计
▋怎样进行仿真？
关于仿真，李扬介绍了两种方法，因为设计比较复杂，首先做平面2D设计，主要包含2D倒装芯片和嵌入式元器件。平面设计直接采用HyperLynx SI/PI/Thermal进行仿真，包括信号完整性、电源完整性和热分析。
平面设计仿真流程
非平面设计则要分两步走，一是通过3D解算器解算出3D结构模型，再放到2D仿真工具中得到时域或频域波形。设计工具应该能够输出比较丰富的第三方软件接口，如Cadence Signity PowerDC、PowerSI等，实现与第三方工具的协同设计和仿真，满足生产需求。
▋怎样进行电气和物理验证？
李扬讲到，板级设计的电气验证必不可少，物理验证却很少提及。先进封装有多种设计类型，首先是电气验证工具是HyperLynx DR，其内建规则在不断丰富，现在有87条，包含信号完整性、电源完整性、EMI以及封装专用规则。
电气验证工具HyperLynx DRC
利用这些规则检查非常方便，选择规则后即可马上用图形化方式报告满足设计要求或违规的地方。物理验证通常是芯片比较关注的内容，由于先进封装互连密度非常高，对物理验证也非常重视，使用的工具叫Calibre 3DSTACK。它和传统工具比较接近，模块也很相似，包含6个模块加1个Calibre环境，能够进行3D封装的物理验证。首先利用Wizard通过接口输出1个验证需要的相关文件，然后将设计读入Calibre设计环境，验证检查项是否通过。
物理验证工具Calibre 3DSTACK
在Calibre 3DSTACK中，可执行的检查验证项目还包括：布线锐角检查、布线密度检查、连接性检查、Pad中心对准检查，以及Pad重叠检查等，以保证在设计完成后生产时能够得到正确的体现。
Calibre 3DSTACK检查验证
▋应用者尽用
李扬最后强调，2.5D和3D主要的优势在于封装级别的集成化，其密度非常高，特点就在于小型化、低功耗和高性能。像前面提及的趋势，用14纳米加先进封装可能达到7纳米工艺的性能。
所以，对应用来说先进封装没有明确的限制，只要是对小型化、低功耗和高性能有要求的领域，最终都会用到先进封装，包括2.5D和3D。虽然目前先进封装在技术上还有一些难度，但随着这一技术的逐渐普及，应用领域将会越来越多。
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