HyperLynx高速电路仿真实战 | ProcessOn

8HDM I仿真实例

8.1 HDM I

8.2 HDMI电气规范解读

8.2.1 HDM I线缆规范

8.2.2 HDM I源设备规范

8.2.3 HDM I接收设备规范

8.3 眼图和眼图模板

8.3.1 眼图和眼图模板介绍

8.3.2 在HyperLynx中设置眼图模板

8.4 HDM I仿真

8.4.1 HDM I源设备仿真拓扑结构

8.4.2 HDM I仿真分析方法

8.4.3 HDM I布线长度仿真

8.4.4 HDM I差分对内长度偏差仿真

8.4.5 HDM I差分对间的长度偏差仿真

8.5 HDM I设计规则

8.6 本章小结

7传输线串扰仿真实例

7.1 传输线串扰

7.1.1 近端串扰和远端串扰

7.1.2 耦合长度

7.1.3 串扰饱和长度

7.2 HyperLynx参数扫描仿真

7.3 串扰的仿真

7.3.1 串扰仿真拓扑结构

7.3.2 耦合长度对串扰的影响

7.3.3 传输线的间距对串扰的影响

7.3.4 带状线的串扰

7.3.5 传输线到参考层的距离对串扰的影响

7.3.6 相邻布线层之间的串扰

7.3.7 传输线链路阻抗不匹配的串扰仿真

7.4 串扰定量仿真实例

7.5 在BoardSim的串扰仿真

7.6 如何减小串扰

7.7 本章小结

6传输线、反射及端接仿真

6.1 传输线

6.1.1 理想传输线

6.1.2 层叠类型传输线

6.1.3 微带线和带状线类型

6.1.4 其他类型传输线

6.1.5 无损传输线与有损传输线的仿真对比

6.1.6 仿真损耗对眼图的影响

6.1.7 差分传输线

6.1.8 差分传输线与单端传输线

6.2 传输线时延

6.3 反射仿真

6.3.1 反射阶梯图

6.3.2 短桩线的反射

6.4 如何消除反射

6.5 端接

6.5.1 点对点无端接仿真设计

6.5.2 源端端接仿真设计

6.5.3 并联端接仿真设计

6.5.4 戴维宁端接仿真设计

6.5.5 RC端接仿真设计

6.6 本章小结

5LineSim及前仿真

5.1 LineSim仿真

5.1.1 LineSim仿真界面开启

5.1.2 菜单栏

5.1.3 元器件库

5.1.4 工具栏

5.2 LineSim基本设置

5.2.1 HyperLynx基本设置

5.2.2 库路径的设置

5.2.3 器件索引号映射设置

5.2.4 单位设置

5.3 LineSim的基本操作

5.3.1 仿真文件的保存

5.3.2 增加元件

5.3.3 分配模型

5.3.4 编辑传输线

5.3.5 编辑电路拓扑结构

5.3.6 电源设置

5.3.7 设置仿真条件和运行仿真

5.4 前仿真

5.5 本章小结

4PCB材料及层叠设计

4.1 PCB材料

4.1.1 铜箔

4.1.2 半固化片 (PP)和芯板 (Core)

4.1.3 介电常数 (Dk)

4.1.4 介质损耗角 (Df)

4.1.5 什么是FR4

4.2 阻抗计算

4.2.1 微带线阻抗计算

4.2.2 带状线阻抗计算

4.2.3 共面波导阻抗计算

4.3 层叠设计

4.3.1 层叠设计的基本原则

4.3.2 层叠设计的典型案例

4.3.3 层叠结构中包含的参数信息

4.4 HyperLynx中层叠设计实例

4.4.1 层叠中层的编辑

4.4.2 层叠中厚度的编辑

4.4.3 介电常数和介质损耗角设置

4.4.4 层叠输出

4.5 本章小结

3仿真模型

3.1 SPICE模型

3.2 DML模型

3.3 IBIS模型

3.3.1 IBIS模型简介

3.3.2 IBIS模型编辑器

3.3.3 IBIS语法

3.3.4 IBIS结构

3.3.5 IBIS举例详解

3.4 S参数模型

3.4.1 S参数模型简介

3.4.2 Touchstone查看器

3.5 本章小结

2HyperLynx概述

2.1 Mentor简介

2.2 HyperLynx的工具架构

2.3 HyperLynx的特点

2.4 HyperLynx前仿真和后仿真的流程

2.5 本章小结

1信号完整性设计

1.1 信号完整性概述

1.1.1 上升/下降时间

1.1.2 占空比

1.1.3 建立时间

1.1.4 保持时间

1.1.5 抖动

1.1.6 传输线

1.1.7 微带线和带状线

1.1.8 特性阻抗

1.1.9 反射

1.1.10 串扰

1.1.11 单调性

1.1.12 过冲/下冲

1.1.13 眼图

1.1.14 码间干扰

1.1.15 误码率

1.1.16 损耗

1.1.17 趋肤效应

1.2 电源完整性概述

1.3 电磁兼容性概述

1.4 本章小结

附录B IT-180A电气参数特性表

附录A Micron DRAM芯片数据信号的SPICE模型

13.1 电源分配网络 (PDN)

13.2 目标阻抗

13.3 AC去耦仿真流程

13.4 AC去耦仿真向导

13.5 AC仿真结果分析

13.6 如何增加去耦电容

13.7 如何设计好电源系统

13.8 本章小结

13电源完整性AC去耦仿真实例

12.1 电源完整性概述

12.2 电源完整性仿真分析

12.3 DCDrop仿真流程

12.4 确定电源网络参数

12.5 层叠设置

12.6 电源电压设置

12.7 电源直流压降仿真 (DC Drop)

12.8 电源直流压降批量仿真

12.9 仿真后结果分析

12.10 如何改善电压下降较多的设计

12.11 本章小结

12电源完整性之DC Drop仿真实例

11.1 高速串行接口

11.2 SERDES(串行/解串器)架构

11.3 高速串行链路仿真拓扑架构

11.4 高速串行信号仿真流程

11.5 IBIS-AM I模型

11.6 高速串行信号仿真方法

11.7 IBIS-AM I通道分析PCI-E 3.0

11.8 快速眼图 (FastEye)通道分析USB 3.0

11.9 高速串行总线设计注意事项

11.10 本章小结

11高速串行总线仿真

10.1 DDR总线

10.2 DDR3原理框图

10.3 ODT

10.4 ZQ校准

10.5 Write Leveling与fly-by结构

10.6.1 DDR3过冲和下冲

10.6.2 DDR3高/低电平

10.6.3 DDR3差分信号交叉点电压

10.6.4 时序要求

10.6.5 DDR3斜率降额

10.6 DDR3的电气规范

10.7 时序模型设计

10.8.1 DDRx仿真流程

10.8.2 仿真前参数设置

10.8.3 批处理仿真前验证

10.8.4 DDRx总线批处理仿真

10.8 DDRx总线批量仿真

10.9 仿真结果分析解读

10.10 DDR3/4设计要点

10.11 本章小结

10DDR3和DDRx总线批处理仿真案例

9.1 PCB文件转换

9.2 选取仿真网络

9.3.1 选择电源网络

9.3.2 编辑电源网络电压

9.3.3 分配电源网络给平面

9.3 设置电源

9.4 设置差分对

9.5.1 单个网络赋模型

9.5.2 全局赋模型

9.5 设置模型

9.6 提取原理图

9.7 查看信号网络的属性

9.8 快速添加端接

9.9.1 普通信号网络批量仿真设置

9.9.2 普通批量仿真及报告解读

9.9 普通信号网络批量仿真

9.10 本章小结

9BoardSim和PCB板级仿真分析

HyperLynx高速电路仿真实战



HyperLynx高速电路仿真实战

1信号完整性设计

1.1 信号完整性概述

1.1.1 上升/下降时间

1.1.2 占空比

1.1.3 建立时间

1.1.4 保持时间

1.1.5 抖动

1.1.6 传输线

1.1.7 微带线和带状线

1.1.8 特性阻抗

1.1.9 反射

1.1.10 串扰

1.1.11 单调性

1.1.12 过冲/下冲

1.1.13 眼图

1.1.14 码间干扰

1.1.15 误码率

1.1.16 损耗

1.1.17 趋肤效应

1.2 电源完整性概述

1.3 电磁兼容性概述

1.4 本章小结

2HyperLynx概述

2.1 Mentor简介

2.2 HyperLynx的工具架构

2.3 HyperLynx的特点

2.4 HyperLynx前仿真和后仿真的流程

2.5 本章小结

3仿真模型

3.1 SPICE模型

3.2 DML模型

3.3 IBIS模型

3.3.1 IBIS模型简介

3.3.2 IBIS模型编辑器

3.3.3 IBIS语法

3.3.4 IBIS结构

3.3.5 IBIS举例详解

3.4 S参数模型

3.4.1 S参数模型简介

3.4.2 Touchstone查看器

3.5 本章小结

4PCB材料及层叠设计

4.1 PCB材料

4.1.1 铜箔

4.1.2 半固化片 (PP)和芯板 (Core)

4.1.3 介电常数 (Dk)

4.1.4 介质损耗角 (Df)

4.1.5 什么是FR4

4.2 阻抗计算

4.2.1 微带线阻抗计算

4.2.2 带状线阻抗计算

4.2.3 共面波导阻抗计算

4.3 层叠设计

4.3.1 层叠设计的基本原则

4.3.2 层叠设计的典型案例

4.3.3 层叠结构中包含的参数信息

4.4 HyperLynx中层叠设计实例

4.4.1 层叠中层的编辑

4.4.2 层叠中厚度的编辑

4.4.3 介电常数和介质损耗角设置

4.4.4 层叠输出

4.5 本章小结

5LineSim及前仿真

5.1 LineSim仿真

5.1.1 LineSim仿真界面开启

5.1.2 菜单栏

5.1.3 元器件库

5.1.4 工具栏

5.2 LineSim基本设置

5.2.1 HyperLynx基本设置

5.2.2 库路径的设置

5.2.3 器件索引号映射设置

5.2.4 单位设置

5.3 LineSim的基本操作

5.3.1 仿真文件的保存

5.3.2 增加元件

5.3.3 分配模型

5.3.4 编辑传输线

5.3.5 编辑电路拓扑结构

5.3.6 电源设置

5.3.7 设置仿真条件和运行仿真

5.4 前仿真

5.5 本章小结

6传输线、反射及端接仿真

6.1 传输线

6.1.1 理想传输线

6.1.2 层叠类型传输线

6.1.3 微带线和带状线类型

6.1.4 其他类型传输线

6.1.5 无损传输线与有损传输线的仿真对比

6.1.6 仿真损耗对眼图的影响

6.1.7 差分传输线

6.1.8 差分传输线与单端传输线

6.2 传输线时延

6.3 反射仿真

6.3.1 反射阶梯图

6.3.2 短桩线的反射

6.4 如何消除反射

6.5 端接

6.5.1 点对点无端接仿真设计

6.5.2 源端端接仿真设计

6.5.3 并联端接仿真设计

6.5.4 戴维宁端接仿真设计

6.5.5 RC端接仿真设计

6.6 本章小结

7传输线串扰仿真实例

7.1 传输线串扰

7.1.1 近端串扰和远端串扰

7.1.2 耦合长度

7.1.3 串扰饱和长度

7.2 HyperLynx参数扫描仿真

7.3 串扰的仿真

7.3.1 串扰仿真拓扑结构

7.3.2 耦合长度对串扰的影响

7.3.3 传输线的间距对串扰的影响

7.3.4 带状线的串扰

7.3.5 传输线到参考层的距离对串扰的影响

7.3.6 相邻布线层之间的串扰

7.3.7 传输线链路阻抗不匹配的串扰仿真

7.4 串扰定量仿真实例

7.5 在BoardSim的串扰仿真

7.6 如何减小串扰

7.7 本章小结

8HDM I仿真实例

8.1 HDM I

8.2 HDMI电气规范解读

8.2.1 HDM I线缆规范

8.2.2 HDM I源设备规范

8.2.3 HDM I接收设备规范

8.3 眼图和眼图模板

8.3.1 眼图和眼图模板介绍

8.3.2 在HyperLynx中设置眼图模板

8.4 HDM I仿真

8.4.1 HDM I源设备仿真拓扑结构

8.4.2 HDM I仿真分析方法

8.4.3 HDM I布线长度仿真

8.4.4 HDM I差分对内长度偏差仿真

8.4.5 HDM I差分对间的长度偏差仿真

8.5 HDM I设计规则

8.6 本章小结

9BoardSim和PCB板级仿真分析

9.1 PCB文件转换

9.2 选取仿真网络

9.3 设置电源

9.3.1 选择电源网络

9.3.2 编辑电源网络电压

9.3.3 分配电源网络给平面

9.4 设置差分对

9.5 设置模型

9.5.1 单个网络赋模型

9.5.2 全局赋模型

9.6 提取原理图

9.7 查看信号网络的属性

9.8 快速添加端接

9.9 普通信号网络批量仿真

9.9.1 普通信号网络批量仿真设置

9.9.2 普通批量仿真及报告解读

9.10 本章小结

10DDR3和DDRx总线批处理仿真案例

10.1 DDR总线

10.2 DDR3原理框图

10.3 ODT

10.4 ZQ校准

10.5 Write Leveling与fly-by结构

10.6 DDR3的电气规范

10.6.1 DDR3过冲和下冲

10.6.2 DDR3高/低电平

10.6.3 DDR3差分信号交叉点电压

10.6.4 时序要求

10.6.5 DDR3斜率降额

10.7 时序模型设计

10.8 DDRx总线批量仿真

10.8.1 DDRx仿真流程

10.8.2 仿真前参数设置

10.8.3 批处理仿真前验证

10.8.4 DDRx总线批处理仿真

10.9 仿真结果分析解读

10.10 DDR3/4设计要点

10.11 本章小结

11高速串行总线仿真

11.1 高速串行接口

11.2 SERDES(串行/解串器)架构

11.3 高速串行链路仿真拓扑架构

11.4 高速串行信号仿真流程

11.5 IBIS-AM I模型

11.6 高速串行信号仿真方法

11.7 IBIS-AM I通道分析PCI-E 3.0

11.8 快速眼图 (FastEye)通道分析USB 3.0

11.9 高速串行总线设计注意事项

11.10 本章小结

12电源完整性之DC Drop仿真实例

12.1 电源完整性概述

12.2 电源完整性仿真分析

12.3 DCDrop仿真流程

12.4 确定电源网络参数

12.5 层叠设置

12.6 电源电压设置

12.7 电源直流压降仿真 (DC Drop)

12.8 电源直流压降批量仿真

12.9 仿真后结果分析

12.10 如何改善电压下降较多的设计

12.11 本章小结

13电源完整性AC去耦仿真实例

13.1 电源分配网络 (PDN)

13.2 目标阻抗

13.3 AC去耦仿真流程

13.4 AC去耦仿真向导

13.5 AC仿真结果分析

13.6 如何增加去耦电容

13.7 如何设计好电源系统

13.8 本章小结