高速数字电路中，经常看到在两个芯片的引脚之间串连一个电阻，是为了避免信号产生振铃（即信号的上升或下降沿附近的跳动）。
原理是该电阻消耗了振铃功率，也可以认为它降低了传输线路的Q值。通常在数字电路设计中要真正做到阻抗匹配是比较困难的，原因有二：1、实际的印制板上连线的阻抗受到面积等设计方面的限制；2、数字电路的输入阻抗和输出阻抗不象模拟电路那样基本固定，而是一个非线性的东西。实际设计时，我们常用22到33欧姆的电阻，实践证明，在此范围内的电阻能够较好地抑制振铃。但是事物总是两面的，该电阻在抑制振铃的同时，也使得信号延时增加，所以通常只用在频率几兆到几十兆赫兹的场合。频率过低无此必要，而频率过高则此法的延时会严重影响信号传输。另外，该电阻也往往只用在对信号完整性要求比较高的信号线上，例如读写线等，而对于一般的地址线和数据线，由于芯片设计总有一个稳定时间和保持时间，所以即使有点振铃，只要真正发生读写的时刻已经在振铃以后，就无甚大影响。
为什么数据线上33欧姆电阻要靠近SDRAM？地址线上的靠近CPU？
2楼：
>>参与讨论作者： feng_zc 于 2005-9-15 14:12:00 发布： 原则上：串联端接电阻靠近源端。
3楼：
>>参与讨论作者： techneek 于 2005-9-16 9:05:00 发布： 我有一个
160M的LVTTL时钟信号，请问如何端接？
我有一个
160M的LVTTL时钟信号，请问如何端接？
4楼：
>>参与讨论作者： gdtyy 于 2005-9-16 10:04:00 发布： 画错了
串联电阻是源端匹配，要靠近源端，地址线的源是CPU，所以靠近CPU放。
数据线是双向的，到底谁是源？不好讲。靠近
SDRAM就是偏向
SDRAM是源端，但是要是CPU发数据，这个匹配就不对，所以个人认为，数据线上不应该串电阻。
时钟信号很重要，始端、终端匹配电路都加上，可以不焊，看调试效果。
5楼：
>>参与讨论作者： onlysee 于 2005-9-16 12:00:00 发布： re
我认为谁的上升沿的时间更少，就该靠近谁。
6楼：
>>参与讨论作者： bigcat 于 2005-9-16 12:39:00 发布： re:
onlysee 发表于 2005-9-16 12:00 PCB 技术 ←返回版面
re
我认为谁的上升沿的时间更少，就该靠近谁。
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见解很精辟
7楼：
>>参与讨论作者： gdtyy 于 2005-9-16 13:49:00 发布： 不对,
虽然电阻改变斜率,但始端匹配应该放在始端,在上传输线飞行前才有匹配需求,到了另一端就没有意义了.
传输线
源端 + 电阻 ----------------- 终端
匹配
传输线
源端 ----------------- 电阻 + 终端
不匹配
此处电阻无意义
8楼：
>>参与讨论作者： onlysee 于 2005-9-17 11:03:00 发布： RE
谢谢bigcat支持。
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