Cyclone PLL有一定数量的可利用的先进特性，包括时钟乘法器和除法器、锁相器、可编程占空比、外部时钟输出控IC开发网#H.nW]8] Gu0c
制信号
p"kd5G'j?_&brR T0IC开发网EgHNL)i4p
时钟乘法器和除法器Clock Multiplication & DivisionIC开发网6z q%D!Hx
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Cyclone PLL提供PLL时钟合成输出口，使用M/(N × 标度) 缩放比例系数。每个PLL有一个比例除法(N)和一个乘法IC开发网2L#~Qp"mh?@)^qJf"_$X
(M)。N和定标器值的范围从1～32。M
.??[A9jr*m,[0计数器值的范围从2～32。输入时钟(fIN)经过分频(N)后产生输入参考时钟(fREF)到鉴相器PFD。fREF乘以反馈系数IC开发网 s,l&gWx
M。控制环驱动VCO频率为fIN × (M/N)。见下列等式：IC开发网f(q df*R0k d }?
L r#E4i-O0w%\0fREF = fIN/N
*_'u }u.G ?6E0IC开发网:{+@)M;|,dB g4Un
fVCO = fREF × M = fIN × (M/N)IC开发网^{ RD skc
/Yd9G/mEK#N0每个输出口有独立的定标器获得低于VCO的频率。有三个定标器(G0、G1和 E)，它们的范围从1～32。见下列等式：IC开发网Zr P?fB?i V6e
7_?mZw7h0IC开发网%Z@]j#G(J-?
fC0 = fVCO/G0 = fIN × (M/(N × G0))IC开发网1X.?h!@?p Q`#vM
$V,]V^7xf0fC1 = fVCO/G1 = fIN × (M/(N × G1))
(uQ%I R2j PL UP0IC开发网*O7}1T["Y;b$| jM
fE = fVCO/E = fIN × (M/(N × E))IC开发网h~(Rjn@z+l2B(\
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c0 和 c1 可以用于任何一个定标器G0 或是 G1。IC开发网?K1c8Hy;`jpz
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对于不同频率的对路PLL输出，VCO设置为输出频率的最小公倍数，这个最小公倍数需要适合VCO频率特性。这样定标IC开发网MD}'S A LG
器为每个PLL输出降低输出频率。例如，如果输出频率要求从一个PLL得到33 ～ 66 MHz，VCO设置为 330 MHz (在V
Y.L,rdz+R J*wzu0CO范围内的最小公倍数)。IC开发网\R:ht6i)R
)R v9Mmf9?#c0
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bk8Zwf0锁相器Phase Shifting
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H#E8a,L ? zg%`2~0Cyclone PLL有先进时钟锁相器性能，可以提供可编程的锁相器。你可以在altpll MegaWizard? Plug-In ManagerIC开发网DBs x&N*RU/p-?
and the Quartus IIIC开发网4aX~E ~
software软件中得到所需要的锁相器，设置和显示最靠近的锁相器就可完成。你可以为每个PLL时钟输出口输入锁相
h7H y tn#|!p?l7Hb0h0器的角度或时间单位。这特性提供给3个PLL定标器，G0、G1和E ，提供所有可以利用的时钟反馈模式。IC开发网w m8X:[z!FB3O
wc*{nTo}%V4s0锁相器完成Phase shifting is performed with respect to the PLL clock output that is compensated. 例如
XU?J#xr F&zK|0你需要一个100 MHz 输入时钟和要求在c0上一个 × 1倍带+90°相移和在c1上一个 × 1倍带+45° 相移。如果你选
Cq&u*e7A$lZ/y1d ^;Q0择对于c0时钟输出补偿，PLL 用一个0相位c0IC开发网#E:wVj X?
时钟担任参考点来产生 +90°相差（在c0上）。因为c0 是补偿时钟，它锁相于输入时钟的+90° 。c1时钟也用0相IC开发网 J/b!b6pw'f
差c0参考在c1上产生+45°相位差。IC开发网s'R xU0P s L:Hw x
|[U:H4J"K)TeE0对于精确相位调整，每个PLL时钟输出计数器可以选择VCO 8个相差中的一个差分相位。另外，在一个VCO 周期的步IC开发网}(| edJ.L%G
距中，每个时钟输出计数器可以使用一个独立的初始化计数器设置，以达到独立粗糙相位选择。 Quartus II
4^ ^a,P!o#v?[Z6lM0软件可以使用这个时钟输出计数器，连同一个初始化设置（在定标器上），达到一个相位范围（对于输出时钟的完
!A ? x'M~&O(Q L!d(iEyo0整周期）。你可以锁定PLL 时钟输出到±180°。Quartus II 软件依照锁相器要求，自动设置相位差和计数器设置IC开发网.]n8DkcY\zq
。
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精确相位调整的决定是依靠输入时钟和乘法器/除法器系数（等效于VCO周期一个功能），最精细的步距等效于8个VIC开发网5{ PDH(`,a1f
CO周期。最小相位差是1/(8 × fVCO) 或是 N/(8 × M × fIN)。在Cyclone FPGA中，VCO范围从500～1,000 MHz。IC开发网U kv4s*V4o
这样，相位可以达到1/(8 × 1,000 MHz) 到 1/(8 × 500
[w"dJSFtue T0MHz),，即125～250 ps（时间单位）。IC开发网DT Z+|J` D A.^Zz
IC开发网%JMr(}b7^
因为有8个VCO相位等级，最小步距是45°。较少的步距是可能的，在输出时钟口依靠必需的乘法和除法比率。等效IC开发网 M9O"Pq1B{7Y z
于确定相位精度（角度为45°）除以定标器值。例如，如果你有一个输入125 MHz时钟，带× 1，定标器G0=3。这样
_R8H jC?G1y0最小相位步距为(45°/3 = 15°)
x!W;_-@?L0而且可能相位值为15°的倍数。IC开发网`/l9x*w ?9[3Zd'U
IC开发网@A??vr O&KR
这相位类型提供最高精度，因为它是最灵敏的处理、电压和温度
e0{%Tql(zW9b t0
7G_A/R+q%d _3Se+J3\)R0可编程占空比
x2? Z0y ]5zB#|/a9t0
Eu4t~j{,kuV0可编程占空比特性允许你设置PLL时钟输出占空比。占空比是时钟输出高/低时间相对于总时钟周期的比率，它用高
c-|(a:Xke0时间的百分数表示。这特性支持在所有3个PLL定标器 (G0, G1, and E)。IC开发网Sa/k%H+N*e#H0b
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占空比是通过对定标器使用低或高的时间计数器设置实现的。Quartus II 软件使用输入频率和目标乘法/除法比率
l1_ [?[;g5Z0来选择定标器。占空比精度由定标器值（在一个PLL时钟输出）决定，并且被定义为50%除以定标器值。例如，如果
tFz&n.G0定标器值=3，允许占空比精度= 50% / 3 = 16.67%.
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因为altpll megafunction 不认可占空比非整数值，允许占空比为17、33、50和67%。
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;_ gx1E/]ZY0预期确实的限制，你不能达到一个84% 的占空比，因为对于一个给定的计数器值，你不能达到最接近100% 的值。
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.L,e q+T9[ L_0无论如何，你可以通过选择17%占空比和颠倒PLL时钟输出，获得84%的占空比。例如，如果G0计数器= 10，5%增量是IC开发网 vOm8KF2\+Po U)s
可能的----对于占空比选择介于5 和 90%之间。
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9R(\,@!Q&e1?qv0IC开发网%Jm X j? c QGpjb
外部时钟输出External Clock OutputIC开发网s_eDrpUP
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对于通用外部时钟或是源同步传输，每个PLL提供一个单端或是LVDS外部时钟输出。IC开发网n T u+s'y%D/wV
\.B NMq"s*J8l0E计数器输出驱动PLL外部时钟输出(e0)，它仅仅能够供给PLL[2..1]_OUT引脚，不能到内部逻辑。你可以在所有3个
lu Bv|w H7G\%D0时钟反馈模式中使用PLL[2..1]_OUT。
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