相信很多刚开始学习Verilog的童鞋对阻塞、非阻塞赋值理解得不是很明白,或者说是一头雾水。确实,Verilog中阻塞、非阻塞一直就是一个难点,很多具备很久开发经验的工程师仍是不得要领,在分析代码,看仿真时还是迷迷糊糊。我自己在学习语法的时候感觉理解了,但是在自己写代码,看仿真时仍然会出现不理解的波形,所以,就从头开始再看了遍语法。
阻塞赋值,顾名思义,即在一个always块中,后面的语句会受到前语句的影响,具体来说,在同一个always中,一条阻塞赋值语句如果没有执行结束,那么该语句后面的语句就不能被执行,即被“阻塞”。也就是说always块内的语句是一种顺序关系,这里和C语言很类似,比如,在C语言中,b= a;c=b;执行的时候就是先执行第一句b= a,然后执行下一句c=b,最后结果是a=c。同样,在时钟沿触发下,always块内,阻塞赋值是同样顺序执行,如下代码:
always@(posedge clk) begin b = a; c = b; end
在时钟上升沿来的时候,a赋给b,执行完成后,b在赋给c,整个代码执行完时,a=c,效果与C语言同。
其过程下图所示
在说非阻塞赋值之前,我们要先知道触发器的工作原理。即在时钟到来时,触发器会将输入端的数据打到输出端,这是受时钟节拍控制的。其实,非阻塞赋值更能体现出硬件电路工作时的实际情况。那么非阻塞赋值具体是怎么回事呢?
继续用上面的例子:
always@(posedge clk) begin b <= a; c <= b; end
在时钟上升沿到来时,该always块就不同于阻塞赋值的最终输出结果a=c,而是a传递到c需要间隔两个时钟,怎么理解呢?
直接看图吧
对于第二个问题,不建议在同一个always块中使用混合赋值,在quartusII 中直接会报错,综合无法通过。同时同一个变量也不能在多个always块中被赋值,会报错。
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