Verilog 提示 Map:116 The design is empty

提示这种错误可能的原因存在以下两种情况：

1、module中没有输出或输出没有实现

module clk_syn(

  clk_50m,

  clk_out

    );

input clk_50m;

output clk_out;

wire clk_2;

assign clk_2= clk50m;

endmodule

2、忘记endmodule

module clk_syn(

  clk_50m,

  clk_out

    );

input clk_50m;

output clk_out;

wire clk_out;

assign clk_out= clk50m;