《晶圆处理制程介绍》

　　 基本晶圆处理步骤通常是晶圆先经过适当的清洗（Cleaning）之后，送到热炉管（Furnace）内，在含氧 的环境中，以加热氧化（Oxidation）的方式在晶圆的表面形成一层厚约数百个的二氧化硅（SiO2）层，紧接着厚约1000A到2000A的氮化硅（Si3N4）层将以化学气相沈积（Chemical Vapor Deposition；CVP）的方式沈积（Deposition）在刚刚长成的二氧化硅上，然后整个晶圆将进行微影（Lithography）的制程，先在晶圆 上上一层光阻（Photoresist），再将光罩上的图案移转到光阻上面。接着利用蚀刻（Etching）技术，将部份未 被光阻保护的氮化硅层加以除去，留下的就是所需要的线路图部份。接着以磷为离子源（Ion Source），对整片晶圆进行磷原子的植入（Ion Implantation），然后再把光阻剂去除（Photoresist Scrip）。制程进行至此，我们已将构成集成电路所需的晶体管及部份的字符线（Word Lines），依光罩所提供的设计图案 ，依次的在晶圆上建立完成，接着进行金属化制程（Metallization），制作金属导线，以便将各个晶体管与组件加以连接，而在每一道步骤加工完后都必须进 行一些电性、或是物理特性量测，以检验加工结果是否在规格内（Inspection and Measurement）；如此重复步骤制作第一层、第二层．．．的电路部份，以 在硅晶圆上制造晶体管等其它电子组件；最后所加工完成的产品会被送到电性测试区作电性量测。

　　根据上述制程之需要，FAB厂内通常可分为四大区：

1）黄光  

　　本区的作用在于利用照相显微缩小的技术，定义出每一层次所需要的电 路图，因为采用感光剂易曝光，得在黄色灯光照明区域内工作，所以叫做「黄光区」。

微影成像(雕像术;lithography)

决定组件式样(pattern)尺寸(dimension)以及电路接线(routing)

在黄光室内完成,对温.湿度维持恒定的要求较其它制程高

一个现代的集成电路（IC）含有百万个以上的独立组件，而其尺寸通常在数微米，在此种尺寸上，并无一合适的机械加工机器可以使用，取而代之的是微电子中使用紫外光的图案转换（Patterning），这个过程是使用光学的图案以及光感应膜来将图案转上基板，此种过程称为 光刻微影（photolithography），此一过程的示意图说明于下图

光刻微影技主要在光感应薄膜，称之为光阻，而光阻必须符合以下五点要求：

1.         光阻与基板面黏着必须良好。

2.         在整个基板上，光阻厚度必须均匀。

3.         在各个基板上，光阻厚度必须是可预知的。

4.         光阻必须是感光的，所以才能做图案转换。

5.         光阻必须不受基板蚀刻溶液的侵蚀。

在光刻微影过程，首先为光阻涂布，先将适量光阻滴上基板中心，而基板是置于光阻涂布机 的真空吸盘上，转盘以每分钟数千转之转速，旋转 30-60 秒，使光阻均匀涂布在基板上，转速与旋转时间，依所需光阻厚度而定。

    曝照于紫外光中，会使得光阻的溶解率改变。紫外光通过光罩照射于光阻上，而在光照及阴 影处产生相对应的图形，而受光照射的地方，光阻的溶解率产生变化，称之为光化学反应， 而阴影处的率没有变化，这整个过称之为曝光（exposure）。在曝光之后，利用显影剂来清洗基板 ，将光阻高溶解率部份去除，这个步骤，称之为显影（Development），而光阻去除的部份依不 同型态的光阻而有不同，去除部份可以是被光照射部份或是阴影部份，如果曝光增加光阻的 溶解率，则此类光阻为正光阻，如果曝光降低光阻的溶解率，则称此类光阻为负光阻。在显影后，以蚀刻液来蚀刻含在有图案（pattern）光阻的基板蚀刻液去除未受光阻保护的基板部份 ，而受光阻保护部份，则未受蚀刻。最后，光阻被去除，而基板上则保有被制的图案。

黄光制程:

1.上光阻

2.软烤(预烤): 90 ~ 100度C ~ 30 min <~~使光阻挥发变硬一点o

3.曝光显像

4.硬烤: 200度C ~ 30 min <~~把剩下的挥发气体完全挥发使其更抗腐蚀,但不可烤太久因为最后要把光阻去掉o

相关仪器材料:

1.光阻(photoresist) 2.光罩(mask) 3.对准机(mask aligner)

4.曝光光源(exposure source) 5.显像溶液(develope solution) 6.烤箱(heating oven)

光阻:  1.正光阻:曝光区域去除  2.负光阻:曝光区域留下

曝光光源:

1.可见光 4000 ~ 7000 埃

2.紫外线 < 4000 埃 (深紫外线 0.25um 最多到0.18um , 找不到合适的光阻及

   散热问题,但解析很好,可整片曝光。

3. X光 ~ 10 埃 (可整片曝光)

4.电子束视电子能量而定 (速度慢 (直接写入))波粒双重性质量愈大波愈小 解

  析度和入波长有关电子 9.1*10的负27 kg 就会有波的性质

曝光方式:

1.直接接触式(contact): 分辨率高.光罩寿命短

2.微间距式(proximity): 分辨率低.光罩寿命长( 20 ~ 50 um )

3.投射式(projection): 分辨率高.镜片组复杂 , 步进式曝光.速度慢

NA:Numerical Aperture (NA:n sin a)

DOF:Depth of Focus 景深 (NA愈大,W分辨率愈小)

分辨率 W=0.6 入/NA , 聚焦深度 DOF= +-入/2(NA)2次方

角度愈大,聚焦深度愈窄 , 聚焦深度愈深愈好

光阻主要组成:

1.矩阵物质(Matrix Material;Resin) : 决定光阻之机械特性即,光阻抵抗蚀刻的能

  力由此物质决定

2.感光物质 : 决定对光的灵敏度是否成像

3.溶剂 : 使光阻保持液态具挥发性

光阻之相关参数:

1.精确重现图样 2.抗腐蚀性良好

3.光学特性:包括分辨率光敏度及折射率

4.制程安全相关特性

负光阻优点 :

1.较佳的黏着特性

2.曝光时间短生产快

3.较不受显像液之稀释程度及环境温度影响

4.价格较便宜

2）蚀刻

蚀刻制程是将电路布局移转到芯片上之关键步骤，包括蚀刻及蚀刻后清洗两部份，本所现阶段以多层导线所需之蚀刻及清洗技术为重点。蚀刻技术开发已完成符合0.15微米世代制程规格之0.2微米接触窗蚀刻技术以及符合0.18微米世代制程规格（线宽/间距=0.22微米/0.23微米）之铝导线蚀刻技术；同时完成光阻硬化技术，可提高光阻抗蚀刻性10%~20%；目前之技术重点在于双嵌入结构蚀刻技术及低介电常数材料蚀刻技术，以搭配铜导线制程达成低电阻、低电容之目标。蚀刻后清洗技术开发已建立基本之氧化层及金属层蚀刻后清洗能力，目前之技术重点在双嵌入结构蚀刻后清洗技术，铜导线兼容之光阻去除技术、低介电常数材料兼容之光阻去除技术、铜污染去除技术等。

　　经过黄光定义出我们所需要的电路图，把不要的部份去除掉，此去除的 步骤就称之为蚀刻，因为它好像雕刻，一刀一刀的削去不必要不必要的木屑，完成作品，期间又利用酸液来腐蚀的，所以叫做「蚀刻区」。

湿式蚀刻: 酸碱溶液(化学方式) 选择性高等向蚀刻

1. Through-put 高

2. 设备价格低

3. 溶液更新频率<=>成本

4. 溶液本身的污染

优点

1.(through-put)高

2.设备价格低

3.溶液更新频率<->成本

4.溶液本身的污染

干式蚀刻: 电浆蚀刻(Plasma Etching),活性离子蚀刻(R I E)(物理方式)

选择性低非等向蚀刻撞击损伤(damages)à负面影响:晶格排列因撞击而偏移

撞击 -> 能量传递 -> 活化能降低 -> 反应加速

蚀刻考虑因素:

1. 选择性(Selectivity) 3. 蚀刻速率(Etching Rate)

2. 等向性(Isotropy) 4. 芯片损伤(Damags)

3）扩散

本区的制造过程都在高温中进行，又称为「高温区」，利用高温给予物 质能量而产生运动，因为本区的机台大都为一根根的炉管，所以也有人称为「炉管区」，每一根炉管都有不同的作用。

氧 化

影响热氧化速率的因素:

1.反应气体成分

2.温度

3.晶向

4.芯片搀杂浓度

    SiO2良好的绝缘特性导至硅半导体及MOS结构能够盛行的主要原因.

第一个做出的是Ge半导体Ge(锗)无良好的氧化物所以分展硅o

化合物半导体GaAS Inp常用在光电因会发光，n和p的浓度提高空乏区宽度变窄,因为技术愈来愈小由0.35到0.07要空乏区不碰到才行,所以要提高浓度o

倍率高:

TEM 穿透式 电子显微镜

SEM 扫瞄式 电子显微镜

热(高温)氧化:(Thermal oxidation)

1.干氧: O2+si 一> sio2

2.湿氧: H2O + Si 一>sio2 + 2H2

成长速率:

CVD Sio2 >Wet Sio2 > DRY Sio2

品质

CVD Sio2 < Wet SIO2 < Dry Sio2

CVD Sio2:今属间介电层

Wet Sio2:场氧化层

Dry Sio2:闸极氧化层

热氧化层             <==>       CVD 氧化层

高温 900度                      低温 700~800 以下

结构致密 HF去吃很慢          结构松散 HF去吃很快

高绝缘强度                     低绝缘强度

4）薄膜

    薄膜技术旨在开发应用于0.18微米以下，ULSI制程所需之成膜沈积技术，涵盖金属导线技术、介电层技术以及平坦化技术等三项子技术。以金属导线技术而言，以铜导线沈积技术研发为主，依据半导体制程发展趋势将开发高电浆密度物理性金属沈积技术、电化学沈积技术以及化学气相沈积技术。以介电层技术而言，主要分为先进介电值沈积技术及低介电常数薄膜成膜技术，先进介电质沈积技术为开发高密度电浆化学气相沈积，介电质抗反射层氟掺杂玻璃蚀刻阻挡层等应用于0.18微米之介电层沈积技术；而低介电常数膜主要应用于高速组件传递延迟、功率消耗及干扰，本计划将针对此新材料之成膜应用加以研究。平坦化技术主要开发化学机械研磨相关技术，针对金属及介电质进行研磨及研磨后清洁技术之研发，并针对研磨终点检测技术平坦化模拟、研磨后腐蚀及氧化之防治进行研究。

本区机器操作时，机器中都需要抽成真空，所以又称之为真空区，真空区的机器多用来作沈积暨离子植入，也就是在Wafer上覆盖一层薄薄的薄膜，所以称之为「薄膜区」。在真空区中有一站称为晶圆允收区，可接受芯片的测试，针对我们所制造的芯片，其过程是否有缺陷，电性的流 通上是否有问题，由工程师根据其经验与电子学上知识做一全程的检测，由某一电性量测值的变异判断某一道相关制程是否发生任何异常。此 检测不同于测试区（Wafer Probe）的检测，前者是细部的电子特性测试 与物理特性测试，后者所做的测试是针对产品的电性功能