美国英特尔公司创始人之一即是提出著名“摩尔定律”的戈登·摩尔，英特尔公司也是摩尔定律最忠实的拥趸，不断通过技术创新努力践行着每两年上升一个技术台阶的目标。以各特征尺寸开始量产的时间为例：2003年的90纳米、2005年的65纳米、2007年的45纳米、2009年的32纳米、2011年的22纳米，2013年的14纳米。但对于原本应于2015年实现量产的10纳米，英特尔表示已不得不延期。
对于英特尔微处理器的下一步发展，曾主持研发了英特尔90～22纳米微处理器的英特尔技术和制造小组副总裁、电路技术主任、IEEE会员Kevin Zhang在2016国际物理设计年会上发表了题为《纳米尺度下基于CMOS技术的电路设计》的演讲，主要内容整理如下：
摩尔定律从来就不是关于“微缩”的定律，而是有关晶圆上包含更多芯片的经济效益的定律。英特尔下一步基于10纳米及以下特征尺寸的微处理器仍将继续使用互补金属氧化物半导体（CMOS）作为基本结构，但加入新材料和新电路架构以缩小特征尺寸。具体方法包括：
1.在电路中加入自适应电压控制，改变以往固定电压供电方式，实现微缩和增加产量；
2.将模拟电路数字化，或至少加入数字辅助功能；
3.围绕可微缩的CMOS微处理器核，探索的可满足特定功能的新材料。
首先以静态随机存储器（SRAM）作为例子。由于动态随机存储器（DRAM）发展速度跟不上多核微处理器，迫使越来越多的SRAM与微处理器放置在同一芯片上，SRAM在片缓存的容量需求越来越大，对微处理器性能的重要性也日益增加。SRAM在过去20多年中的发展中历经了六代变迁，但其架构基本保持不变，仅有非常微小的改进。要满足发展需求，尽管可通过三维堆叠的方式，但最佳的方式仍是改进平面型SRAM在片缓存的尺寸和性能。
在向14纳米及以下节点的发展过程，英特尔已开始考虑如何使SRAM单元的体积能够持续缩小。而目前要实现这一目标的最大问题是“读出”和“写入”条件之间不断增长的冲突。换句话说，SRAM“读出”时间的减少可以容易地通过减少电路扰动来实现，而“写入”性能的提升则需增大电路扰动，两者互相矛盾。
为此，英特尔提出新的思路，“将电源电压转变为把手形状”来获得“读出”和“写入”的最佳性能，即在SRAM在片缓存“写入”和“读出”时分别提供对应所需的低电压和高电压，达到一个折中的中间水平，以改进SRAM单元的整体性能。SRAM阵列的功率，在闲置的情况下，同样也呈现出曲线形状，这样99%的阵列都可以保持休眠状态，在任一时间点只为寻址的SRAM单元提供低或高电压。
要保持特征尺寸的继续微缩，需要加入自适应功率管理以降低工作电压，尤其是在休眠状态下，既要降低电压，同时还要能满足SRAM工作的电压需求。使用可变偏置电压替代固定偏置电压，下一代晶体管的工作状态可基于晶圆制造流程为每一个晶体管所赋予的独特特性，使用自适应控制偏置来动态调整。
如今，如果使用被动控制来对芯片中的晶体管进行偏置，很多芯片必须得废弃，影响产量。但如果使用自适应偏置控制，以动态的方式控制其偏置电压，之前那些“坏芯片”可经优化后工作得很好，或更好。
自适应电压控制将通过精细感知芯片上SRAM睡眠模式合适的最小电压，实现14纳米及以下节点产品性能和产量的最大化。最佳的“读出”与“写入”电压也同样将根据“读出”与“写入”过程中最功率和最高性能的不同而自适应地进行改变。
英特尔还在持续推进其微处理器上的模拟功能的数字化，以克服模拟电路无法享受数字电路独有微缩技术所带来益处的难题。例如，将用于减小功率的电压调节和控制散热感应的温度传感电路都转换为数字电路，包括模拟电压控制振荡器（VCO）转化为数字电压控制振荡器（DCO），温度传感电路中的双极结型晶体管（BJT）、锁定微处理器工作频率的模拟锁相环（PLL）中模拟功能等都转换为数字电路。英特尔的工程师还没有规划出一条完全实现数字化的道路，作为替代，他们使用混合信号“数字辅助”技术，如通过优化占空比，可使最新14纳米处理器使输入/输出速度达到40Gbit/s。
对于未来，经过上述方法的改进，CMOS结构将仍是10纳米及以下未来处理器的核心。但英特尔同时展开氮化镓（GaN）、磁性材料、Ⅲ-Ⅴ材料等新材料，以及量子比特和其他先进技术的研究，这些研究将对其自适应CMOS核心提供辅助支持。
创新仍然是驱动未来CMOS结构为核心的微处理器的主要力量，未来技术微缩需要更多创新电路设计来获得工艺、电路和设计自动化的最佳效益，需要在技术微缩方面共同优化以获取未来的成功。
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