工艺|IMEC开发互补场效应晶体管器件工艺，满足3纳米对功率和性能的要求

比利时微电子研究中心（IMEC）开发了用于超越3纳米工艺节点的互补场效应晶体管（CFET）器件的工艺流程。

IMEC所提议的CFET工艺最终能够胜过鳍式场效晶体管（FinFET）并满足3纳米对功率和性能的要求，可为标准单元（SDC）和存储器SRAM单元减少50％的潜在面积。

CFET是纳米线晶体管周围垂直堆叠栅的进一步发展。新的工艺不是堆叠n型或p型器件，而是将两者堆叠在一起。IMEC提出的流程包括在p型鳍片上堆叠n型垂直片。

这种选择利用了FinFET工艺流程，并从底部pFET的应变工程潜力中受益。基于计算机辅助设计技术（TCAD）分析，IMEC所提出的CFET可以达到3纳米功率和性能方面目标，其性能将优于FinFET。

然而，深通孔的主要寄生电阻需要降低，这可以通过使用诸如钌引入高级中线（MOL）触点来实现。

设计技术协同优化（DTCO）分析表明，新工艺可为SDC和SRAM单元减少50％的潜在面积。SDC区域主要通过访问晶体管终端来驱动。因此，使用CFET的面积增益不在于减少有效占用面积，而是会大大简化晶体管终端访问。通过充分受益于CFET架构，可以将SDC减少到三个路由轨道，而当今最先进的FinFET库需要六个路由轨道。对于SRAM单元，由于采用了新的交叉耦合方案，使得我们可以将单元高度从T6缩小到T4，因此同样可以实现缩小面积。