【博友原创】基于FPGA的测频系统+上位机

【1】本设计的要求：

• 利用FPGA实现频率计，要求2秒内测出外部频率，并且2秒更新一次值；

• 实现100MHz频率的测量；

• 测量结果通过串口921600bps发送给PC；

• 发送格式为：FFCB0176543210，其中FFCB01为帧头，76543210（即0x76543210）为频率值，数据在上位机中转换成十进制并用合适的单位（MHz、KHz、Hz）表示；

• 完善上位机。

【2】现在就来说说我是如何实现上述条件的。对于第一个条件“2秒内测出频率并2秒更新一次”，很明显这是连续、实时的测量过程。跟我们经常看过的“一个占空比为50%、周期为4秒的方波，在其高电平时测试频率”完全不同，当然它也可以测出频率，但达不到连续测量的要求。为了实现该要求，我们得采取另一种思路，就是两个间隔2秒的脉冲之间进行频率的测量，如下图所示：

实现代码（时钟为100MHz，clkin为待测频的信号）：

在上面的设计中涉及到了一种很重要的思想即边沿检测。所谓边沿检测，就是检测外部输入信号或FPGA内部逻辑信号的跳变，即上升沿或下降沿的捕获。通过边沿检测实现使能时钟，避免了时钟满天飞，同时提高了时序电路的稳定性。边沿检测功能实现之前，我们必须对它在时序上的理解。当上一时刻为低电平，当前时刻为高电平时为上升沿；当上一时刻为高电平，当前时刻为低电平时为下降沿。

（1）上升沿的检测

（2）下降沿的检测

【3】对于第二个条件”实现100MHz频率的测量”,必须满足采样定理即采样率大于等于200MHz,而本设计的采样取250MHz。

【4】对于第三个条件“测量结果通过串口921600bps发送给PC”，首先要设计一个UART发送端，波特率为921600，然后将32位宽的测量结果并加上帧头FFCB01以字节为单位进行发送，其核心代码如下：

【5】第四个条件“数据在上位机中转换成十进制并用合适的单位（MHz、KHz、Hz）表示”，该上位机使用VC++6.0实现，该条件部分实现代码如下：

【6】最后，完成的上位机“测频系统”效果如下：

【7】完成了测频电路和上位机的设计后，接下来就是调试了。由于我没有条件提供外部信号进行测频，于是采取了调用IP核PLL来产生待测信号（可通过按键进行选择），其例化代码如下：

测试结果如下：

经过调试，该设计是符合条件的。

【8】虽然没有把该设计很详细的写出来，但是重要的是思路。哈哈，明天去公司报道，今晚就不再折腾了，早点睡觉，晚安*^_^*