1.请说一下标准单元的延迟与哪些因素有关?此题经常容易被作为笔试题,考察学生的时序基础理解能力本质上,standard cell delay由cell的input transition和output load决定 PVT作为外部条件,也会影响到cell的delay。应该理解到PVT与delay的关 系是怎么样? 建议: 比较全面的回答是在同一种PVT条件下,cell delay由input transition和 output load决定。
回顾常见的sdc命令:描述芯片的工作速度,即时钟的频率,包括create_clock, create_generated_clock等 2描述芯片的边界约束,包括set_input_delay, set_output_delay等,描述芯片的一些设计违反rule(DRV),包括set_max_fanout, set_max_capacitance, set_max_transition等 描述设计中一些特殊的路径,包括set_false_path, set_multicycle_path等 5描述设计中一些需要禁止的timing arc,例如set_disable_timing
Max transition, max capacitance, max fanout 为什么优先修复,课上提过多次,需要记牢 可以特意和面试官指出:max fanout不需要修复
violation的方法,该优先使用哪一 种?
1.减小data path的delay Vt Swap, HVT>RVT, RVT>LVT 插入BUF (线太长,fanout过大) Size up cell(增强驱动) 走高层线
6.列举一下你知道的修复hold timing violation的方法? 经典必问题 增加data path上的delay Endpoint上***uffer/delay cell 讲师建议:面试官一般会引申出去,接着问你buffer插在什么位置 优先采用delay cell还是buffer, 这两者的优缺点
7.在修复hold violation时,delay cell和buffer该优先使用哪一种,各有什么优缺点?
8.在生成clock tree时,我们应该使用invertor还是buffer, 为什么?
优先采用invertor,clock invertor具有整流作用,可以有效避免min pulse width的问题
描述芯片的工作速度,即时钟的频率,包括create_clock, create_generated_clock等 描述芯片的边界约束,包括set_input_delay, set_output_delay等
10.create_clock和create_generate_clock有什么区别?
主要区别在于CTS过程中generate clock会继承source clock的latency
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