摘要功耗仍然是单核和多核系统中的主要设计约束。增加功耗不仅会导致能源成本增加，还会导致芯片温度升高，从而影响芯片可靠性、性能和封装成本。一般硬件设计以及嵌入式多核系统的组件（如 CPU、磁盘、显示器、存储器等）都已大量考虑节能。通过将低功耗方法纳入设计，还可以实现显着的额外节能用于数据通信（音频、视频等）的网络协议。本章详细研究了组件和网络协议级别的功率降低技术。
计算和通信一直在稳步向嵌入式多核设备发展。随着不断的小型化和不断增加的计算能力，我们看到在寻呼机、手机、笔记本电脑、数码相机、摄像机、视频游戏等大量设备中越来越多地使用功能强大的微处理器运行复杂、智能的控制软件。不幸的是，这些设备背后的设计目标存在内在冲突：作为移动系统，它们的设计应最大限度地延长电池寿命，但作为智能设备，它们需要强大的处理器，与简单设备相比，它们消耗更多能量，从而缩短电池寿命。
尽管半导体和电池技术不断进步，使微处理器能够提供更大的每单位能量计算能力和更长的总电池寿命，但性能和电池寿命之间的基本权衡仍然至关重要[1-4]。
多媒体应用和移动计算是两个具有新的应用领域和市场的趋势。个人移动或普适计算在推动技术发展方面发挥着重要作用。这些设备的一个重要问题将是用户界面——与其所有者的交互。该设备需要支持多媒体任务，并通过有限带宽的无线连接处理许多不同类别的数据流量，包括视频和语音等对延迟敏感的实时流量。
无线网络极大地增强了个人计算设备的实用性。它为移动用户提供多功能通信，并允许持续访问陆基网络的服务和资源。除语音外还能够支持分组数据和多媒体服务的无线基础设施将推动互联网的成功，进而推动新型网络应用和服务的发展。然而，建立这种个人移动计算范式的技术挑战并非微不足道。特别是，这些设备的电池资源有限。虽然减小电池的物理尺寸是一个有前途的解决方案，但仅此一项努力就会减少电池保留的电荷量电池。这将反过来减少用户可以使用计算设备的时间量。这种限制往往会破坏移动计算的概念。此外，更广泛和持续地使用网络服务只会加剧这个问题，因为通信消耗了相对较多的能量。不幸的是，尽管无线业务引起了极大的兴趣，但电池性能提高的速度非常缓慢。
能源效率是一个涉及系统各层的问题，包括物理层、通信协议栈、系统架构、操作系统
和整个网络[1]。这涉及可用于获得高能效的几种机制。节能设计有多种动机。也许，最明显的驱动源是便携式消费电子市场的成功和增长。
在其最抽象的形式中，网络系统有两个运行所需的能量消耗来源：
1.通信，由于无线接口消耗的能量和系统各部分之间的内部流量，以及
2.计算，由于应用程序的处理、通信期间所需的任务和操作系统。
因此，最小化能源消耗是一项需要最小化通信和计算贡献的任务。
另一方面，由于固态电子设备的密度不断增加，加上移动计算机和便携式通信设备的使用不断增加，功耗已成为一个主要问题。迄今为止，该技术已帮助构建低功耗系统。自1990 年以来，通用处理器和数字信号处理器 (DSP) [4]的速度-功率效率确实每 2.5 年提高 10 倍。
低能耗设计当然不是一个具有挑战性的研究领域，但仍然是最困难的研究领域之一，因为未来的移动多核SoC 系统设计人员试图将更多功能（例如多媒体处理和高带宽无线电）封装到电池供电的便携式微型封装中。个人音频、笔记本电脑和无绳电话的播放时间只有几个小时，显然对消费者来说不是很友好。此外，所需的电池又大又重，通常会导致产品笨重且缺乏吸引力 [5]。
未来移动多核SoCS 能效的关键将是设计移动系统的更高层、它们的功能、它们的系统架构、它们的操作系统和整个网络，同时考虑到能效。
移动系统中的大多数组件目前都是使用CMOS 技术制造的。由于 CMOS 电路在不切换时不会耗散功率，因此低功耗设计的主要重点是将切换活动减少到执行计算所需的最低水平 [6、7]。
CMOS芯片上的能量消耗来源可分为静态和动态功耗。平均功率由下式给出
静态功耗由下式给出
并且动态功耗由下式给出
功耗的三个主要来源总结为以下等式：
式4第一项代表功率的开关分量，其中α0 →1 为节点转换活动因子（节点在一个时钟周期内进行耗电转换的平均次数），CL 为负载电容， f clk 是时钟频率。第二项是由直接路径短路电流 I sc 产生的，当 NMOS 和 PMOS 晶体管同时激活、直接从电源接地传导电流时，就会产生该电流。最后一项，Ileak（漏电流），可能由衬底注入和亚阈值效应引起，主要由制造技术决定。
α0 →1 被定义为每个时钟周期内具有电容 CL 的节点进行功耗转换的平均次数，导致 CMOS 门的平均功率开关分量简化为
由于CMOS 电路中每次开关事件消耗的能量为 CL .V dd 2 。f clk 具有极其重要的特性，即随着高转换电压电平的降低，其效率会成倍提高。
显然，在尽可能低的电压下工作是最理想的；然而，这是以增加延迟并因此降低吞吐量为代价的。还可以通过选择一种在固定电压下最小化有效开关电容的架构来降低功耗：通过减少操作数量、互连电容、内部位宽度以及使用每次计算需要更少能量的操作。我们将使用公式（8.4）和（8.5）来讨论涉及数字电路能耗的节能技术和权衡。从这些公式中，我们可以看到降低功耗的方法有四种：
1.降低容量负载 C，
2.降低电源电压 V，
3.降低开关频率 f，
4.减少开关活动。
电源电压缩放一直是最常用的功率优化方法，因为由于Pswitch 对 Vdd 的二次依赖性，它通常会产生相当大的节省。然而，该解决方案的主要缺点是降低电源电压会影响电路速度。因此，必须采用设计和技术解决方案来补偿因电压降低而导致的电路性能下降。换句话说，首先应用速度优化，然后进行电源电压缩放，这使设计回到其原始时序，但功耗要求较低。
众所周知，单独降低时钟频率f 并不能减少能耗，因为要完成相同的工作，系统必须运行更长时间。随着电压降低，延迟增加。降低功耗的常见方法是首先提高模块本身的速度性能，然后调整电源电压，这使设计恢复到原来的时序，但功耗要求较低[7]。
当通过频率缩放来实现功率优化时，也会遇到类似的问题，即性能下降。因此，在确实存在一些性能松弛的约束下，可以使用依赖于降低时钟频率来降低功耗的技术。尽管对于整体考虑的设计来说这种情况很少发生，但大型架构中的某些特定单元在某些时钟/机器周期内不需要峰值性能的情况却经常发生。因此可以在这样的单元上应用选择性的频率缩放（以及电压缩放），而不会损失整个系统速度。
CMOS电路中的能耗与电容 C 成正比。因此，减少能耗的途径是尽量减少电容。CMOS 芯片能耗的很大一部分通常用于驱动大的片外电容，而不是核心处理。片外电容约为 5 至数十 pF。对于传统封装技术，每个引脚贡献大约 13–14pF 的电容（焊盘为 10pF，印刷电路板为 3–4pF）[8]。
根据我们之前的讨论，方程（8.5）表明能耗与电容成正比；I/O功耗可能占芯片总能耗的很大一部分。因此，为了节省能源，应使用较少的外部输出，并尽可能减少它们的切换。包装技术会对能源消耗产生影响。例如，在多芯片模块中，系统的所有芯片都安装在单个基板上并放置在单个封装中，电容减小。此外，访问外部存储器会消耗大量能量。因此，减少电容的一种方法是减少外部访问并通过使用缓存和寄存器等片上资源来优化系统。
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