本文作者：Cadence的Paul McLellan
早在20世纪60年代，当时在IBM工作的E.Rent注意到集成电路上使用的管教数P和集成电路上的晶体管门数G之间有一种联系，其中管脚数P等于cGR，c和R是常数。实际上，传统上用希腊语rho代替R，它的值通常在0.5到0.8之间。如果R为0.5，那么管脚的数量与√G成正比，这是我在VLSI设计课程中所记得的。因此，引脚的数量增长比栅极的数量增长慢，但增长是不可阻挡的。这就是所谓的兰特定律，如果我们结合摩尔定律每两年翻倍来看的话，引脚每两年增长至1.4倍。
在BGA发明之前，我们没有大量的针型引脚可供使用，所以这是一个问题。最大的QFP封装有256个引脚。所以诀窍就是多路复用管脚，将同一个管脚用于两个不同的功能。
所以下一步的进展是发明BGA，这是摩托罗拉在1990年左右完成的（以二次成型塑料载体或OMPC的名义）。这意味着我们可以在同样大小的封装上得到更多IO。
随着地址空间从16位到32位再到64位，对IO的需求是永无止境的。在64位地址和64位数据的情况下，这已经是128个引脚了。越来越不可能找到足够的IO来实现时钟并行接口，在这种接口中，数据只在时钟边缘传输。一个发明是采用DDR存储器的方法，数据在时钟的两边传输（DDR代表双倍数据速率）。
最后一个难题是放弃使用时钟的并行接口，转而使用串行接口。就好像SATA取代IDE、USB取代COM一样。与使用64个管脚传输值不同，它们可以在单个管脚上以更高的数据速率传输。通常只需要一条长距离的回程信号。例如，第一个以太网串行运行在同轴电缆上。我记得为一个同步的IBM机器编写了一个设备驱动程序，它通过一个双绞线连接到爱丁堡大学的计算中心。
为了下一个开发，你必须快速地把两个接口连接起来。OIF（Optical Internet Forum）定义了一些用于光纤的标准数据速率，几乎每个人都采用了标准速率：3.125G、6G、10G、28G、56G和112G。即使是单个10G信号，在一个引脚上每秒传输1.56亿个64位数据。
在每个连接的末尾都有一个称为SerDes的片上组件，它代表了序列化反序列化器。在芯片上，信号通常使用宽总线进行路由。为了从一个芯片到下一个芯片，这些并行的宽总线数据必须在发送机串行化，在接收器反序列化。还要注意，串行接口是点对点的。如果你想输出到多个芯片，那么你需要多个串行接口。
目前最先进的是56G或112G。
台积电OIP与Cadence的SerDes IP
在最近的虚拟台积电OIP生态系统论坛上，Cadence的Wendy Wu做了题为“并非所有112G/56G SerDes生来都是平等的——为您的应用选择正确的PAM4 SerDes。”的演讲。
她指出，在网络、人工智能和5G的推动下，56G和112G的需求日益增长：
网络正在引领112G的采用
超量度仪正在推动800GE标准（使用112G SerDes）
行业领先的交换机公司发布了25.6T交换机产品
51.2T交换机正在开发中
共封装光学器件正在开发中
56G/112G成为AI/ML SoC的必备品
7nm已成为主流
行业快速移动更先进的节点
5G CPRI/eCPRI接口需要56G SerDes
全球5G发展和部署正在加速
更多的OEM开始在内部开发SoC
根据发射器和接收器之间的距离，56G和112G之间有不同的权衡。如下图所示，有四种距离：长距离（LR）、中距离（MR）、极短距离（VSR）和超短距离（XSR）。
这些都有不同的信道损耗和限制。例如，使用长距离连接来连接同一个封装中的两个die是没有意义的。LR看中的是性能，而XSR则是管住宿功耗，关注边缘die，信号必须做到快速传输及关断。这意味着一个解决方案不适合所有人。
有些解决方案是模拟的，有些是基于DSP的方法。数字信号处理器功能更强大（它可以平衡40dB+的损耗），但往往需要更大的面积和功率。但他们可以利用最新一代的进程，如N7和N6。模拟方法可以均衡小于20dB的损耗，但具有更好的密度和更低的功耗，特别是在较少的前沿处理节点。
Cadence的56G和112G SerDes IP块是经过硅验证的用于台积电16FF、N7和N5的。
在台积电技术研讨会当天，我们宣布Ultralink D2D IP已通过台积电N6工艺认证，它也被用在了N5上，但芯片仍在开发中。
关键字：SerDes 编辑：冀凯 引用地址：http://news.eeworld.com.cn/qrs/ic513523.html联系客服
