如果说在过去五年中芯片设计最明显的趋势，那么芯粒Chiplet被广泛应用肯定要算上一个。特别是随着芯片制造商继续解决芯片制造成本，以及设计上的整体可扩展性需求不断提升，微芯片之间的连接逐渐变成了普遍需求。
而无论是像AMD Zen 2那样将几块CPU融合在一起，还是像英特尔那般一口气完成47个芯粒Chiplet封装，都在间接暗示芯粒Chiplet之间的连接将成为未来一段时间尤为关键的技术。比如苹果M1 Ultra在没有提升工艺的前提下，通过两个M1 MAX的连接实现了晶体管和性能的翻倍，光凭这一点就赚足噱头。
事实证明五年期间大量的Die到Die的通讯技术开始迎来一个全新的拐点，芯片制造商和封装供应商终于找到了芯粒之间更成熟的连接方式。更确切的说，工程团队认为芯粒之间的通讯协议应该遵循一套成熟的标准，而不是每次连接都需要重新设计，Universal Chiplet Interconnect Express，UCIe标准就此诞生。
现在，就让我们简单讨论一下UCIe标准所带来的好处，以及在第一个版本规范中，是如何引导芯片厂商之间实现无缝的Die到Die连接。
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性能提升20倍
第一批加入到UCIe联盟的厂商除了主导地位的英特尔，还包括AMD、Arm以及台积电、三星在内的第一阶梯芯片代工厂商。同时这套开放标准也汲取了从PCI-Express联盟中的经验，一步到位简化从业人员的设计流程，允许来自不同厂商之间芯粒的连接与完全互操作性。简而言之，工程师能够通过采购不同厂商的芯粒，构建出一套完整且兼容的生态系统，就与今天的PCIe一样。
事实上从某种角度来看，UCIe更像是PCIe的一种延伸，不同电路板、硬件之间互联生态进一步缩小到不同芯片、SoC之间协同工作。UCIe的最终目标也建立一个基于芯粒的开放生态系统，不管是物理上的简化，还是更复杂的多制程混合匹配。
如文章开头所说，芯粒Chiplet层面已经很早成为多个芯片厂商互联，或者多工艺节点互联的基本单位。大型芯片无法一次性做到的工作，现在可以通过擅长于不同领域、来自不同公司的芯粒实现，也从而实现一套更经济、高效的解决方案。虽然在未来很长一段时间中，单芯片仍然会是主流的一部分，但多芯片堆叠或者连接无疑在一些情况下更为适合。
更具体的说，其实是成本、效率和性能推动了UCIe规范成为连接不同芯粒的重要原因，PCIe尽管在PC层面看起来很快，但如果按照芯片标准来看，太长的走线，让速率、延迟和功耗都是无法接受的，而UCIe则可以在同等功耗下将性能提升20倍。
Die到Die的新规范
UCIe规范的第一个修订版，可以理解为现有封装技术的标准化，而非发布新技术。因此初始版本主要来自于英特尔的规范标准，这与USB、PCIe、Thunderbolt标准如出一辙。但不同的地方在于，英特尔并不拥有UCIe的完全主导权，UCIe将通过组建联盟的方式，主导未来的技术发展趋势。
而在当下，UCIe主要借鉴了英特尔的AIB（Advanced Interface Bus，高级接口总线）技术，这项技术在2020年就捐赠给了CHIPS联盟。UCIe规范涵盖了物理层、通讯电气信号标准、通道数量以及触点间距等等。在协议上，也定义了高阶协议和必要的功能集。
不过UCIe没有规范芯粒之间的物理连接的封装、桥接技术，芯粒之间的连接方式可以通过硅中介层或者其他方式连接方式协同工作。换而言之，只要芯粒符合UCIe标准，不管你是如何封装或桥接，都能与两外一个支持UCIe的芯粒产生通讯。
同时UCIe 1.0会提供基础封装和高阶封装两种级别参考。基础封装主要针对传统的有机基板低带宽设备设计，允许元件拥有16条数据通道，100μm以上的触点间距。
高阶封装则涵盖了所有基于高密度硅桥技术，包括EMIB和InFO，触点间距缩小到25μm 到 55μm之间，密度更高，通道距离更短，，每秒可以进行1.3TB的数据沟通。
所有UCIe封装类型都要求通信延迟必须低于2ns，电源效率范围低至0.5 pJ/bit，高阶封装则需要达到0.25 pJ/bit。同时在高阶封装层面，物理层标准还包括了电信号、时钟频率、链路、边带信号等等。同时还具备一个256bit的流控制单元FLIT处理实际的数据传输。
而在此之上的中间层，则由Die to Die适配单元提供链路状态管理、参数协商等功能。同时，D2D单元还提供CRC循环冗余校验码和链路级重试的额外数据可靠性保护功能。
在协议层，厂商也将拥有数个选择，包括源自于PCIe的CXL（Compute Express Link）标准，用于获得更广的行业标准支持。
同时UCIe组织也明确表示技术来源不一定要源自于PCIe、CXL标准，如果未来需要，也会考虑其他的互联协议。
尽管UCIe关注的重点在芯粒的互联上，但仍然包含了片外连接的一些方式，如果芯片制造商和系统制造商愿意，也可以利用UCIe构建一套更远的通讯方式，当然是在牺牲延迟和功率又是的前提下，比如利用UCIe实现机架之间的服务器通讯。甚至是依靠UCIe标准实现光学互联。
新的开始
UCIe 1.0规范可以看成是一个新的开始，它目前只包含了物理层和通讯协议，并基本只针对2D和2.5D芯片封装有效，事实上如果遇到AMD的Infinity Fabric或者英特尔自家的Foveros Direct 3D直连技术，UCIe 1.0只能说非常基础。但对于大多数厂商而言，通过选购IP芯片、不同制程芯片互联的方式，实现效率和成本的最大化，显然还是相当划算的。
因此自UCIe发起的当天，就已经获得了包括谷歌、微软、Facebook东家Meta的支持，也有来自ASE Group、高通的加入，阵营非常庞大。当然，仔细的同学已经发现NVIDIA并没有出现在组织的名单内，在刚结束的GTC2022上，NVIDIA推出了一套NVLink-C2C技术，以实现自家的GPU和CPU互联，与AMD IF、英特尔Foveros一样打造了一套属于自己的互联技术。
但无论如何，这项由英特尔起头，最终会海纳百川的UCIe规范正式迈出了自己的第一步，在获得业内大佬们强势支持的同时，也在积极推广寻求更多的成员加入，最终让标准获得广泛认可。
在不久的未来，不同制程、IP的芯片融合在同一个封装内，也可能会变得司空见惯了。
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