打开APP
userphoto
未登录

开通VIP,畅享免费电子书等14项超值服

开通VIP
Cadence Allegro简易手册连载4:加载联机关系与设定规范
Allegro是Cadence推出的先进PCB设计布线工具。Allegro提供了良好且交互的工作接口和强大完善的功能,和它前端产品Cadence、OrCAD、Capture的结合,为当前高速、高密度、多层的复杂 PCB 设计布线提供了最完美解决方案。本文主要讲述了加载联机关系与设定规范。

Cadence Allegro简易手册连载1:熟悉环境

Cadence Allegro简易手册连载2:零件的整备

Cadence Allegro简易手册连载3:板框绘制

CHAPTER 4加载联机关系与设定规范
    
    载入联机关系Load the Netlist
   
    联机关后档是一个由线路图程序所产生的文字文件netlist目的在交代零件(外型名称)及联机关系(接点及讯号名).要是零件需要作功能互换(gate swap或pin swap)则需另定零件宣告文件device file.如果有同类型但不同名零件可用对应文件map file宣告其对应不需每颗皆定义.
   
    以ORCAD为例,再执行完ERC电器检查后.即可执行其Tools-Netlist将线路图档转出联机关系档,其格式请选用others页面里的Allegro.就可把整份图转成一个联机档 .net或.txt

    零件若是在布线时会做swap的联机交换则须为零件定义其Device file 以宣告其零件之脚数、闸数等到时:7400会对应7400.TXT套入宣告


    
    如果二者名称不同可以devices.map档宣告其对应性.以下devices.map为例,零件7400会对应到74abcd.txt的device檔而非7400.txt

    如果要零件宣告文件device file,新版的ORCAD 9.x可用指令Accessories-Allergo Netlist自动产生各零件的device file.不需手动以文字编辑程序逐一编写

    载入联机 Import Logic
   
    1. 选File/Import Logic定来源格式Logic Type为Third party.
   
    2. 来源档案 Import From 点选后再选Browse键选文字联机文件的3rdparty.txt.
   
    3. 是否替换新零件Replace changed component.设Always
   
    4. 是否允许拆原有布线Allow etch removed during eco依情况而定
   
    5. 设定转联机关系时取代原图上的逻辑数据supersede All logical.

    6. 要加载联机成为电路板文件选加载Import.
   
    设计规范
   
    Allegro的设计规范是在定义设计过程中的条件限制,这些条件的设定是用来作为设计时安全检查的标准.例如我们可以定义层数,各层的规范,特殊讯号的限制条件如线宽间距打贯孔数,或特定区域条件等等,以配合电器或机构考量.而且宣告过的规范存在图档上,可避免以后布线时因考量因素众多而疏漏所造成需重修的情况.
   
    设定内定设计规则
   
    内定设计规则是给图文件中未经特定宣告的任意讯号(一般线)所套用
   
    1 进入Setup-Constraints请点选内定标准值Default Value
   
    2 设定其线到线,线到点,点到点,线宽,套用的贯孔等

    设定其它的设计规则
   
    在一份图档上有些特殊的线有其不同的规则相对于先前定的内定标准值
   
    如CLOCK讯号它的间距如为10 mil不同于先前内定的 5 mil.
   
    其步骤为
   
    1 定RULE SET
   
    请点选SPACING RULE SET下的SET VALUE.在DELETE后的空白处输入 10 MIL SPACE后点选加入键加入新的RULE SET.随后输入其各间距的值再按OK键确定

    2 宣告相关讯号
   
    选ATTACH PROPERTY -NET,选右侧的FIND点选下方的FIND BY NAME切换成NET后再输入CLK2.程序跳出其PROPERTY画面请选NET-SPACING-TYPE,在其VALUE中输入其组别名称如CLOCK后按APPLY确定

    3 讯号套上RULE SET
   
    选在SPACING RULE SET中的ASSIGMENT TABLE设定各个RULE SET之间的规范如CLOCK与NO_TYPE指先前订的CLOCK(本例中只有CLK2)与一般讯号NO_TYPE所套用的间距值为 10 MIL SPACE

    设定实体规范
   
    在实体规范PHYSICAL RULE SET中选其SET VALUE键,在DELETE后的空白处输入 10 MIL LINE 后点选加入ADD键,建立新的PHYSICAL SET.
   
    随后输入其允许最小线宽MIN LINE WIDTH,缩线后最小线宽,最大线宽,是否形走线,套用的贯孔焊点为何等等,结束按OK

其它的设定如ELECTRICAL是在设定其电气上的特殊规范如最小到点线长MIN STUB LENGTH,允许最多贯孔数MAX VIA等等

    而AREA则是以特定区域的方式来宣告其特别的设定值如线宽间距等

    设计规范存盘
   
    我们可将前面所设好的规范存成一个技术文件TECH FILE,请选指令FILE-EXPORT-TECHFILE设好文件名再按执行RUN键即可产生

    下次开新文件时层面只有二层,也没有特殊线宽或间距等设定,这时你可以加载技术档..这样这些设定即不须重设只须要把新讯号重新指定其对应的规则就可了

    查属性
   
    要检查己订属性可用
   
    1选EDIT-PROPERTIES配合右侧FIND

    2 选DISPLAY-PROPERTIES指令后选要查询的值如NET_SPACING_TYPE,再于VALUE栏输入查询值如 * 表示任意即可查到先前订的CLOCK

    在您绘图的过程中Allegro会以先前订的规范持续的检查你的图档当它有违规时则会有DRC的标记在上面.而这个蝴蝶形的标记的两边各有一个英文字母代表它检查的数据种类如L表线段LINE,.V表VIA,P表PAD等等,使我们能很快的知道错误在那儿而侦测到的错误项目又是什么数据间的状况可以马上加以改正.您也可以用SHOW ELEMENT的指令来查看更详细的结果


   

本站仅提供存储服务,所有内容均由用户发布,如发现有害或侵权内容,请点击举报
打开APP,阅读全文并永久保存 查看更多类似文章
猜你喜欢
类似文章
【热】打开小程序,算一算2024你的财运
Allegro制作4层PCBA板的练习
cadence 原理图转PCB的流程
Altium Designer与Cadence软件的PCB实现相互转换
Candence中Netlist Error:无法创建引脚,已完美解决!!
Cadence画PCB傻瓜式教程
PCB走线角度选择
更多类似文章 >>
生活服务
热点新闻
分享 收藏 导长图 关注 下载文章
绑定账号成功
后续可登录账号畅享VIP特权!
如果VIP功能使用有故障,
可点击这里联系客服!

联系客服