一个死磕FPGA 9年的大龄工程师的肺腑之言

为什么我的Transceiver Reconfiguration Controller megafunction会生成 Verilog HDL告警信息？

Altera FPGA/CPLD 学习笔记

【连载】 FPGA Verilog HDL 系列实例

VHDL仿真,Verilog HDL仿真入门--ModelSim使用简介

CPLD初学者入门知识总结

FPGA常见错误汇总

Quartus II 11.0套件的下载及安装

Quartus II调用modelsim无缝仿真

廉价可编程逻辑辅助设计工具魅力犹存

Modelsim SE 进行时序仿真及altera库的添加

(原創) 多工器MUX coding style整理 (SOC) (Verilog) (Quartus II)

8点流水线型fft的verilog hdl实现

FPGA Verilog HDL 系列实例

Quartus II使用常见问题

【精品博文】《FPGA设计技巧与案例开发详解(第二版)》上线

黑金《FPGA那些事儿》(十四部全)

FPGA核心知识详解（2）：FPGA入门书籍推荐篇

Quartus II

Verilog HDL的常用运算符---位拼接运算符

[原创].关于使用QII 10.0编译器无法编辑和查看中文的问题一个变通解决方案.[Qua...

Quartus II 中的SignalTap II 的使用

(原創) SuperCache II對於Quartus II的加速心得報告 (IC Des...

资源受限--使用signaltapII调试FPGA设计中的bug

FPGA时序约束和timequest timing analyzer

Tcl In QuartusII

想当屌炸天的IC设计工程师，就需要这样牛X的知识架构